[發(fā)明專利]一種基于Zynq平臺的OCT體數據搬運方法在審
| 申請?zhí)枺?/td> | 201710683556.9 | 申請日: | 2017-08-11 |
| 公開(公告)號: | CN107479831A | 公開(公告)日: | 2017-12-15 |
| 發(fā)明(設計)人: | 王海霞;齊小奎;陳朋;余黎磊;梁榮華 | 申請(專利權)人: | 浙江工業(yè)大學 |
| 主分類號: | G06F3/06 | 分類號: | G06F3/06 |
| 代理公司: | 杭州斯可睿專利事務所有限公司33241 | 代理人: | 王利強 |
| 地址: | 310014 浙江省*** | 國省代碼: | 浙江;33 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 基于 zynq 平臺 oct 數據 搬運 方法 | ||
技術領域
本發(fā)明涉及一種Zynq平臺的應用技術,具體涉及Zynq平臺PS(Processing System,處理系統)與PL(Programmable Logic,可編程邏輯)的OCT體數據搬運方法。
背景技術
Zynq平臺是Xilinx公司推出的行業(yè)第一個可擴展處理平臺,是一款將ARM Cortex-A9處理器與低功耗可編程邏輯緊密集成在一起的全可編程片上系統(All Programmable SoC),它將處理器的軟件可編程能力及強大的控制能力與FPGA的硬件可編程能力完美結合,能夠實現可擴展、可定制、優(yōu)化系統的功能,其應用主要涉及視頻監(jiān)控、汽車駕駛員輔助以及工業(yè)自動化等需要高速處理與計算性能的高端嵌入式領域。
Zynq平臺由PS與PL兩部分組成,PS部分以ARM Cortex-A9處理器為核心,集成了內存控制器和大量的外設,提供了全面的操作系統支持。PL部分基于Xilinx 7系列FPGA架構,采用28nm技術,具有低功耗、小型化、信號處理能力強大等特點,提供了通用硬件可編程資源,可用于擴展子系統,具有豐富的擴展能力。Zynq將ARM Cortex-A9處理器與Xilinx 7系統FPGA相結合的設計方法帶來了性能上的大幅度提高,因此Zynq平臺受到了人們越來越多的關注,其應用也越來越廣。
OCT(Optical Coherence Tomography,光學相干斷層掃描技術)是近年來發(fā)展較快的一種新型層析成像技術,在生物組織活體檢測和成像方面具有廣泛前景。OCT技術利用近紅外線和光學干涉原理對生物組織進行成像,可以實現對生物組織高分辨率的非侵入層析測量,可用于采集人體真皮層汗孔、指紋等信息,目前,OCT技術已經在醫(yī)學、工業(yè)等領域獲得越來越廣泛的應用。而OCT成像對實時性具有較高要求,因此若要利用OCT技術進行相關開發(fā)工作則必須要有性能優(yōu)越的處理器支持,傳統的單個處理器如ARM、DSP或FPGA難以滿足需要。Xilinx公司推出的Zynq平臺由于集成了ARM Cortex-A9處理器與低功耗可編程邏輯,相比其他單處理器平臺具有更高性能,完全可滿足OCT相關應用的需求,因此Zynq平臺與OCT技術相結合具有很大的應用前景。
在Zynq平臺進行OCT技術的相關開發(fā)工作,不可避免的要涉及到PS與PL數據交互的問題,現有的PS與PL數據交互的方法多是基于PS端裸機ARM與PL進行交互而實現,而若不在ARM上運行操作系統,將難以發(fā)揮ARM芯片強大的控制與事務處理能力,從而不能最大程度發(fā)揮Zynq平臺的優(yōu)越性能。
發(fā)明內容
為了克服現有技術無法同時發(fā)揮Cortex-A9與可編程邏輯兩種平臺的優(yōu)越性的不足,本發(fā)明提出了一種基于Zynq-7000平臺,同時發(fā)揮Cortex-A9與可編程邏輯兩種平臺的優(yōu)越性的由PL到PS的OCT體數據搬運的方法。
本發(fā)明解決其技術問題所采用的技術方案是:
一種基于Zynq平臺的OCT體數據搬運方法,包括以下步驟:
1)在PL端利用FIFO(First Input First Output,先進先出)存儲器、DMA IP核以及AXI_HP接口等邏輯單元搭建FPGA硬件環(huán)境,以用于將采集的OCT體數據經PL傳入共享內存;
2)在PS端ARM處理器移植Linux操作系統,在Linux系統中將DDR設置為共享內存;
3)PL端利用雙緩沖方法將PL端數據傳輸到共享內存的PL一端,PS端利用內存映射機制搬運PL端數據到PS端DDR,并利用TCP/IP協議將數據傳輸到上位機,以此種方式完成PL端到PS之間的數據搬運。
進一步,所述步驟1)中,邏輯單元包括FIFO存儲器、DMA IP核、AXI(Advanced eXtensible Interface,高級擴展接口)互聯接口、AXI_HP0和AXI_HP1接口,此部分設計具體包括以下過程:
在zynq平臺PL端利用FIFO存儲器、IP核DMA、AXI_HP0、AXI_HP1接口等邏輯單元搭建數據及信號傳輸通道,將數據和信號從FIFO寫入,之后經DMA、AXI_HP等模塊傳輸到共享DDR。
再進一步,所述步驟2)的處理過程如下:
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