[發(fā)明專利]半導(dǎo)體封裝結(jié)構(gòu)及其制造方法

有效

• 申請?zhí)枺?/td>: 201710664209.1
• 申請日: 2017-08-04
• 公開（公告）號: CN107799499B
• 公開（公告）日: 2022-11-29
• 發(fā)明（設(shè)計）人: 鄭心圃;許峰誠;陳碩懋
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/498
• 分類號: H01L23/498;H01L23/31;H01L21/56
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 路勇

本揭露實(shí)施例揭露一種半導(dǎo)體封裝結(jié)構(gòu)及其制造方法。其中該半導(dǎo)體封裝結(jié)構(gòu)包含重布層RDL、第一芯片、至少一個第二芯片、囊封物及第三芯片。所述重布層具有彼此對置的第一表面及第二表面。所述第一芯片位于所述重布層的所述第一表面上方且電連接到所述重布層。所述第二芯片位于所述重布層的所述第一表面上方。所述第二芯片包含多個通孔結(jié)構(gòu)。所述囊封物位于所述重布層的所述第一表面上方，其中所述囊封物包圍所述第一芯片及所述第二芯片。所述第三芯片位于所述囊封物上方且透過所述第二芯片的所述通孔結(jié)構(gòu)及所述重布層電連接到所述第一芯片。

技術(shù)領(lǐng)域

本揭露實(shí)施例涉及半導(dǎo)體封裝結(jié)構(gòu)及其制造方法。

背景技術(shù)

為試圖進(jìn)一步增大電路密度且減少成本，已開發(fā)三維(3D)半導(dǎo)體封裝結(jié)構(gòu)。隨著半導(dǎo)體技術(shù)的演進(jìn)，半導(dǎo)體裝置變得越來越小，同時需要將更多功能集成到半導(dǎo)體裝置中。相應(yīng)地，半導(dǎo)體裝置需要使越來越多輸入/輸出(I/O)端子封裝到較小面積中，且I/O端子的密度隨時間快速上升。因此，半導(dǎo)體裝置的封裝變得更困難，其不利地影響封裝的成出率。

發(fā)明內(nèi)容

根據(jù)本揭露的一實(shí)施例，一種半導(dǎo)體封裝結(jié)構(gòu)包括：重布層，其具有彼此對置的第一表面及第二表面；第一芯片，其位于所述重布層的所述第一表面上方且電連接到所述重布層；第二芯片，其位于所述重布層的所述第一表面上方，其中所述第二芯片包含多個通孔結(jié)構(gòu)；囊封物，其位于所述重布層的所述第一表面上方，其中所述囊封物包圍所述第一芯片及所述第二芯片；及第三芯片，其位于所述囊封物上方且透過所述第二芯片的所述通孔結(jié)構(gòu)及所述重布層電連接到所述第一芯片。

根據(jù)本揭露的一實(shí)施例，一種半導(dǎo)體封裝結(jié)構(gòu)包括：第一重布層，其具有彼此對置的第一表面及第二表面；第一芯片，其位于所述第一重布層的所述第一表面上方；第二芯片，其位于所述第一重布層的所述第一表面上方，其中所述第二芯片包含多個通孔結(jié)構(gòu)，且所述通孔結(jié)構(gòu)的第一端子耦合到所述第一重布層；第一囊封物，其位于所述第一重布層的所述第一表面上方，其中所述第一囊封物包圍所述第一芯片及所述第二芯片；第二重布層，其位于所述第一囊封物上方且電連接到所述通孔結(jié)構(gòu)的第二端子，其中所述第二重布層具有彼此對置的第三表面及第四表面，且所述第三表面面向所述第一表面；第三芯片，其位于所述第二重布層的所述第四表面上方且電連接到所述第二重布層；及第二囊封物，其位于所述第二重布層上方。

根據(jù)本揭露的一實(shí)施例，一種用于制造半導(dǎo)體封裝結(jié)構(gòu)的方法包括：形成第一重布層；將第一芯片安置在所述第一重布層上方；將第二芯片安置在所述第一重布層上方，其中所述第二芯片包含多個通孔結(jié)構(gòu)；使囊封物形成在所述第一重布層上方；及將第三芯片安置在所述囊封物上方，其中所述第三芯片及所述第一重布層透過所述第二芯片的所述通孔結(jié)構(gòu)電連接。

附圖說明

自結(jié)合附圖來解讀的以下詳細(xì)描述最佳地理解本揭露的方面。應(yīng)注意，根據(jù)行業(yè)標(biāo)準(zhǔn)做法，各種結(jié)構(gòu)未按比例繪制。事實(shí)上，為使討論清楚，可任意增大或減小各種結(jié)構(gòu)的尺寸。

圖1是繪示根據(jù)本揭露的各種方面的用于制造半導(dǎo)體封裝結(jié)構(gòu)的方法的流程圖。

圖2A、2B、2C、2D、2E、2F、2G、2H、2I、2J及2K是根據(jù)本揭露的一或多個實(shí)施例的制造半導(dǎo)體封裝結(jié)構(gòu)的各種操作的一者中的橫截面圖。

圖3是根據(jù)本揭露的一或多個實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的橫截面圖。

圖4A、4B、4C、4D、4E、4F、4G、4H、4I、4J及4K是根據(jù)本揭露的一或多個實(shí)施例的制造半導(dǎo)體封裝結(jié)構(gòu)的各種操作的一者中的橫截面圖。

圖5是根據(jù)本揭露的一或多個實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的橫截面圖。

圖6是根據(jù)本揭露的一或多個實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的橫截面圖。

圖7是根據(jù)本揭露的一或多個實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的橫截面圖。