[發明專利]一種可重構的MCU燒錄的FPGA模型

有效

• 申請號: 201710657421.5
• 申請日: 2017-08-03
• 公開（公告）號: CN107479918B
• 公開（公告）日: 2020-11-24
• 發明（設計）人: 秦晨鐘;周乾江;曾文彬;裴遠紅
• 申請（專利權）人: 芯海科技（深圳）股份有限公司
• 主分類號: G06F8/61
• 分類號: G06F8/61;G06F13/40;G06F30/331
• 代理公司: 深圳市神州聯合知識產權代理事務所(普通合伙) 44324
• 代理人: 王志強

1.一種可重構的MCU燒錄的FPGA模型，其特征在于，所述模型包括兩個部分，第一部分為FPGA，實現OTP/MTP/FLASH存儲器的燒錄特性、完成時鐘與LDO電壓基準的校準行為；第二部分為燒錄轉接小板，配合FPGA對多樣化MCU燒錄接口、燒錄電壓進行兼容；其中，FPGA中，OTP包括四個寄存器，FPGA內嵌RAM IP作為MCU數據區與程序區，在ROM寫信號PWE使能時，使用4個寄存器對PWE延時4個時鐘周期，前兩個時鐘周期用于讀取PWE的原始數據，后兩個時鐘周期則用于寫入處理后的最終寫入數據；MCU在燒錄模式進行時鐘校準時，通過配置不同的校準值，改變主時鐘頻率，將主時鐘固定分頻后輸出給燒錄器檢測時鐘頻率，在校準過程中選擇最接近理論頻率時的校準值記錄并寫入，燒錄模型搭建中，增加燒錄狀態自檢功能，以實現燒錄狀態的指示與燒錄結果的檢測；燒錄轉接小板包括有電阻分壓網絡、比較器、電阻限流電路、電平轉換電路及DAC，燒錄器的VPP接于電阻分壓網絡，電阻分壓網絡連接于比較器，比較器接于電阻限流電路，電阻限流電路接于FPGA，電平轉換電路及DAC均接于燒錄器和FPGA之間。

2.如權利要求1所述的可重構的MCU燒錄的FPGA模型，其特征在于所述FPGA內嵌PLL產生電路所需時鐘。

3.如權利要求2所述的可重構的MCU燒錄的FPGA模型，其特征在于所述FPGA內嵌RAM IP作為MCU數據區與程序區，并做IP接口處理，與存儲器廠商提供的IP接口兼容，并實現OTP/MTP/FLASH存儲器的燒錄特性模擬。

4.如權利要求3所述的可重構的MCU燒錄的FPGA模型，其特征在于寫信號PWE使能后，驅動FPGA RAM IP讀信號rom_rden，讀取地址原始數據rom_dout，再與將要寫入的數據PDIN相與，最后將相與后數據PDIN_寫入存儲區；若原始數據為1時，相與后寫入數據為PDIN數據；若原始數據為0，則寫入數據始終為0，完成OTP只能寫0不能寫1的行為模擬。

5.如權利要求1所述的可重構的MCU燒錄的FPGA模型，其特征在于在時鐘校準模型中，采用DDS原理在燒錄模塊電路中分頻時鐘輸出做頻率控制，使時鐘在一定頻率范圍內可調，以實現MCU時鐘校準行為模擬。

6.如權利要求5所述的可重構的MCU燒錄的FPGA模型，其特征在于FPGA增加LDO電壓基準接口，使燒錄轉接小板上DAC在一定電壓范圍內輸出電壓可調，以實現LDO電壓基準校準行為模擬；FPGA需要在設計頂層做DAC接口，通過校準值控制DAC器件輸出LDO電壓值，供燒錄器檢測，實現LDO校準模型搭建。

7.如權利要求1所述的可重構的MCU燒錄的FPGA模型，其特征在于電阻分壓網絡與比較器實現VPP模擬電壓到數字的轉換，在VPP大于8.0V時表示達到芯片燒錄電壓閾值，VPP_O輸出1；在VPP小于8.0V時表示芯片未達到燒錄電壓閾值，VPP_O輸出0；VPP_O、PCL、VDD三個信號加入電阻限流電路，使其輸出到FPGA電壓均為3.3V，實現接口電壓兼容；燒錄數據PDA則通過電平轉換電路控制數據方向與電平的轉換；DAC器件則完成指定范圍電壓輸出，完成電壓基礎VS的校準模型。

8.如權利要求5所述的可重構的MCU燒錄的FPGA模型，其特征在于時鐘校準模型中，將校準值作為頻率控制字，使用高頻時鐘作為累加器時鐘，通過頻率控制字的寫入，輸出可調的時鐘，完成時鐘校準模型的搭建。

9.如權利要求8所述的可重構的MCU燒錄的FPGA模型，其特征在于MCU的燒錄文件需分為兩部分，第一部分為程序區，在程序開始運行時給出狀態指示，開始后讀取數據區數據并判斷是否與理論值一致，判斷成功或失敗后均給出狀態指示；第二部分為數據區，對ROM寫入固定數據，供第一部分程序讀取并判斷；在燒錄完成后，對MCU模型重新上電，使MCU運行程序，FPGA燒錄自檢模塊檢測程序運行并輸出驅動燒錄轉接小板LED指示結果。