[發(fā)明專利]一種適用于近閾值和亞閾值的低漏電標(biāo)準(zhǔn)單元的設(shè)計方法

有效

• 申請?zhí)枺?/td>: 201710656284.3
• 申請日: 2017-08-03
• 公開（公告）號: CN107403052B
• 公開（公告）日: 2019-11-01
• 發(fā)明（設(shè)計）人: 賀雅娟;史興榮;張子驥;張岱南;衣溪琳;何進(jìn);張波
• 申請（專利權(quán)）人: 電子科技大學(xué)
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 成都點(diǎn)睛專利代理事務(wù)所(普通合伙) 51232
• 代理人: 葛啟函

1.一種適用于近閾值和亞閾值的低漏電標(biāo)準(zhǔn)單元的設(shè)計方法，其特征在于，包括如下步驟：

1.1：選取預(yù)定尺寸的標(biāo)準(zhǔn)器件構(gòu)建反相器，所述標(biāo)準(zhǔn)器件包括NMOS管和PMOS管；

1.2：檢測所述反相器在輸入為低電平和輸入為高電平時的漏電流，得到初始狀態(tài)的所述標(biāo)準(zhǔn)器件的N/P漏電比其中I_L，nomn為所述反相器在輸入為高電平時的漏電流，I_L，nomp為所述反相器在輸入為低電平時的漏電流；

2.1：用NMOS管和PMOS管搭建標(biāo)準(zhǔn)單元電路；

2.2：計算2.1搭建的標(biāo)準(zhǔn)單元電路的所有輸入狀態(tài)下的漏電流，并按其對應(yīng)狀態(tài)出現(xiàn)的概率加權(quán)平均得到漏電流加權(quán)平均值I_L，再根據(jù)I_L＝λ_n*I_L,n+λ_p*I_L,p得到N/P漏電系數(shù)比λ_n/λ_p，其中I_L,n、I_L,p分別是所述標(biāo)準(zhǔn)單元電路中單個NMOS管和單個PMOS管的漏電流；

2.3：分析2.1搭建的標(biāo)準(zhǔn)單元電路在所有輸入狀態(tài)下的延時大小，得到最大上升延時和最大下降延時二者的中間值T_D，再根據(jù)T_D＝τ_n*t_n+τ_p*t_p得到N/P延時系數(shù)比τ_n/τ_p，其中t_n、t_p分別是信號通過所述標(biāo)準(zhǔn)單元電路中單個NMOS管和單個PMOS管的延時大小；

2.4：測量2.1中用來搭建標(biāo)準(zhǔn)單元電路的NMOS管的亞閾斜率因子n_n和PMOS管的亞閾斜率因子n_p；

2.5：根據(jù)2.2得到的N/P漏電系數(shù)比λ_n/λ_p、2.3得到的N/P延時系數(shù)比τ_n/τ_p以及2.4得到的所述標(biāo)準(zhǔn)單元電路中NMOS管的亞閾斜率因子n_n和PMOS管的亞閾斜率因子n_p，得到所述標(biāo)準(zhǔn)單元電路漏電能耗最小時的最優(yōu)N/P漏電比其中V_DD為所述標(biāo)準(zhǔn)單元電路中的電源電壓，v_t為熱電壓；

3.1：根據(jù)1.2得到的初始狀態(tài)的N/P漏電比和2.5得到的最優(yōu)N/P漏電比計算調(diào)節(jié)系數(shù)并根據(jù)所述調(diào)節(jié)系數(shù)C的大小確定所述標(biāo)準(zhǔn)單元電路中單個NMOS管和單個PMOS管的尺寸變量的范圍；

3.2：利用電路仿真工具，并根據(jù)3.1確定的所述標(biāo)準(zhǔn)單元電路中單個NMOS管和單個PMOS管的尺寸變量的范圍，找到漏電能耗的最小點(diǎn)，此時的所述標(biāo)準(zhǔn)單元電路中單個NMOS管和單個PMOS管的尺寸，即為所述標(biāo)準(zhǔn)單元電路的最優(yōu)尺寸。

2.根據(jù)權(quán)利要求1所述的一種適用于近閾值和亞閾值的低漏電標(biāo)準(zhǔn)單元的設(shè)計方法，其特征在于，步驟1.1中選取最小尺寸的標(biāo)準(zhǔn)器件構(gòu)建反相器。

3.根據(jù)權(quán)利要求1所述的一種適用于近閾值和亞閾值的低漏電標(biāo)準(zhǔn)單元的設(shè)計方法，其特征在于，所述標(biāo)準(zhǔn)單元電路中單個NMOS管和單個PMOS管的尺寸變量包括NMOS管的柵極長度L_n和PMOS管的柵極寬度W_p，當(dāng)所述調(diào)節(jié)系數(shù)C小于1.5時調(diào)節(jié)所述NMOS管的柵極長度L_n；當(dāng)所述調(diào)節(jié)系數(shù)C大于1.5時調(diào)節(jié)所述PMOS管的柵極寬度W_p和所述NMOS管的柵極長度L_n。