[發明專利]先進納米工藝下FPGA面積建模方法

有效

• 申請號: 201710653208.7
• 申請日: 2017-08-02
• 公開（公告）號: CN107480359B
• 公開（公告）日: 2021-04-30
• 發明（設計）人: 來金梅;高源培;肖爰龍;王健
• 申請（專利權）人: 復旦大學
• 主分類號: G06F30/392
• 分類號: G06F30/392
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;陸尤

本發明屬于集成電路技術領域，具體為先進納米工藝下的FPGA面積建模方法。本發明主要結合納米工藝設計規則DRC參數和FPGA芯片版圖自身特色，從其電路低層基本組成子電路的版圖特性出發進行面積建模。例如，對于可編程互連電路，最重要的低層基本組成子電路有NMOS傳輸管和CMOS反相器：對于NMOS傳輸管，結合納米工藝設計規則DRC參數，研究了兩端都不共用的晶體管、一端共用的晶體管、兩端共用的晶體管等版圖實現技術，提出了面積評估模型；對于CMOS反相器，研究了柵折疊結構的版圖實現技術、以及不同尺寸不同折疊數的對面積的影響，提出了面積評估模型；其它基本組成子電路面積模型采用類似的方法。本發明能夠準確地在電路設計的前期對版圖的面積做準確的預測。

技術領域

本發明屬于集成電路技術領域，具體涉及一種對FPGA電路的面積建模方法。

背景技術

對于FPGA芯片設計而言，設計實現的面積是一個很重要的評估參數。可以用實際的芯片中的版圖的面積來衡量，但這樣做需要對電路做一個全面的實現，這樣的工作往往不能在短時間內完成，所以不能作為前期評估的手段。

目前學術界有對FPGA進行面積建模方法的研究，學術界往往采用最小等效晶體管數量法、多項式擬合法等[1-6]，這些方法沒有考慮納米小工藝下FPGA版圖設計特性，如源漏共用、柵折疊多指結構等先進工藝版圖設計策略，已不適用，本發明提出基于先進納米工藝FPGA電路版圖實現的規則與特性，提出基于先進納米工藝的FPGA版圖特性的面積模型，將納米工藝設計規則DRC(Design Rule Checking)參數和FPGA中源漏共用、柵折疊多指結構版圖實現等技術融入面積模型，能夠準確地在電路設計的前期對版圖的面積做準確的預測，克服了當前文獻中出現的版圖面積預測過于保守，與先進納米工藝FPGA實際版圖脫節的問題。

參考文獻：

[1]BETZ V,ROSE J,MARQUARDT A.Architecture and CAD for Deep-SubmicronFPGAS[J].Springer International,1999,497

[2]KUON I,ROSE J.Measuring the Gap Between FPGAs and ASICs[J].IEEETransactions on Computer-Aided Design of Integrated Circuits and Systems,2007,26(2):203-15.

[3]KUON I,ROSE J.Exploring Area and Delay Tradeoffs in FPGAs WithArchitecture and Automated Transistor Design[J].Very Large Scale IntegrationSystems IEEE Transactions on,2011,19(1):71-84.

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