[發明專利]一種流水線避免堵塞的電路實現方法

在審

• 申請號: 201710629862.4
• 申請日: 2017-07-28
• 公開（公告）號: CN107391089A
• 公開（公告）日: 2017-11-24
• 發明（設計）人: 趙元
• 申請（專利權）人: 鄭州云海信息技術有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 濟南信達專利事務所有限公司37100
• 代理人: 闞恭勇

技術領域

本發明涉及數字電路設計技術，尤其涉及一種流水線避免堵塞的電路實現方法。

背景技術

考慮到高速協同協議處理器系統中的高速協議處理部分的電路，由于協議處理本身的復雜性導致電路規模龐大，寄存器眾多，同時具有較大的動態功耗與較高的時鐘頻率，以及很高的操作頻率，導致寄存器與相關組合邏輯電路充放電頻率極高，對于芯片電路的供電與壓降變化都有很高的設計要求與設計難度，采用傳統的流水線結構數據處理方式，每個時鐘進行處理的邏輯復雜度都非常高，對于電路后端設計具有極大的挑戰。傳統的流水線結構處理方式，由于數據處理相關性的問題，流水線容易出現等待延時和停滯情況，對于整個芯片的效率有較大影響。

流水線技術是把一個處理過程分解為若干個子過程，每個子過程由一個專門的功能部分來實現。因此，流水線實際上是把一個大的處理功能部分分解為多個獨立的功能部分，并依靠他滿的并行工作來提高吞吐率。

在數字電路設計時，設計者都希望設計出具有理想速度的電路系統。目前，流水線技術是很好的備選方案，特別是在組合邏輯占主要成分的電路中，采用流水線技術進行數據處理更是首選方案。傳統的數據處理通路中，數據通路被分為n級，為流水線數據通路。

對于數據通路，設tpd=X，則該電路（忽略寄存器影響）從輸入到輸出的時間是X，輸入輸出的頻率為1/X，即數據處理的頻率為1/X。數據通路中，設輸入到輸出的時間為X，數據處理過程被分為n步，則每步所需的處理時間為X/n，當前一個數據處理步驟完成后，數據傳遞給下一個寄存器進行下一步驟進行處理。在多個時鐘周期連續的情況下，每經過X/n的時間，可對該流水線輸入一個數據，同時該流水線輸出一個已完成處理的數據，所以流水線的輸入輸出頻率為n/X，提高到了傳統數據通路的n倍，即數據處理頻率提高到傳統數據通路的n倍，

采用流水線的電路結構雖然能夠提高整個設計的效率，但是流水線本身對于數據的相關性有較高的要求，如果流水線不同級直接的處理結果具有相關性和依賴性，則流水線的效率會顯著降低

當遇到數據處理（1）需要用到數據處理（n）的結果的時候，如果數據處理（n）的處理步驟尚未完成，則數據處理（1）是不能夠完成的，在這種情況下，從電路設計的角度，只能暫時停滯整個流水線，待數據處理（n）完成數據處理，輸出結果之后，才能恢復整個流水線的工作狀態。在大規模數據協同處理芯片中，此類數據相關性的情況經常出現，采用傳統流水線結構，會使整個芯片的效率降低，從而對系統設計的性能產生負面影響。

發明內容

為了解決以上技術問題，本發明提出了一種流水線避免堵塞的電路實現方法。采用新型的避免流水線堵塞的電路結構，可以避免流水線的停滯，提高芯片的執行效率。

本發明的技術方案是

一種流水線避免堵塞的電路實現方法，包括如下步驟

1）將D2數據存入MemoryA中可用地址空間X處，

2）將各指針組合的id存入MemoryB中，id由Src.id和addr.x，其中

Src.id記錄的是D2數據來自于第幾級流水線；

Addr.x記錄的是D2數據存儲在MemoryA中的地址位域；

3）將當前的dst.id發送到Dn-1數據中記錄保存，dst.id記錄的是當前組合id保存在MemoryB中的地址位置。

完成D2數據現場的保存后，流水線繼續運行，D2之外的每一級數據都繼續向下一級進行流轉執行，

當D2需要用到的預算數據Dn-1在到達第n級完成運算輸出結果后，Dn-1的數據流根據其中附著的dst.id尋址找到D2數據的src.id與D2數據的存儲地址，通過地址addr.x訪問Memory A獲得D2的原始數據，并根據src.id找到D2數據2進入的流水線級數；

通過等待控制邏輯判斷該級數流水線當前是否有正在進行的數據流處理，如果存在正在處理的數據流，則D2數據需要在MemoryA中繼續等待。

當該級數流水線沒有正常數據流入進行處理的時鐘周期出現的時候，通過WaitArb的調度，將MemoryA中地址x內存放的數據D2送入該線級流水線中進行處理，其余流水線級與數據正常流轉。

本發明的有益效果是：