[發明專利]適用于電力跨區綜合業務接入的無線隔離基站

在審

• 申請號: 201710627576.4
• 申請日: 2017-07-28
• 公開（公告）號: CN107734499A
• 公開（公告）日: 2018-02-23
• 發明（設計）人: 陳宏;許元斌;黃長貴;鄭學明;謝石木林;姚曉勇;馮笑;林屹;柯金發;葉躍駢;邱樂;李金澤;湯澤毅;黎金城;曾令康;于華東;李溫靜;劉柱;吳慶;張喆;廖逍
• 申請（專利權）人: 國網信通億力科技有限責任公司;國網信息通信產業集團有限公司;國家電網公司
• 主分類號: H04W12/00
• 分類號: H04W12/00;H04W88/08
• 代理公司: 福州展暉專利事務所(普通合伙)35201
• 代理人: 林天凱

1.一種適用于電力跨區綜合業務接入的無線隔離基站，其特征在于：包含基帶處理單元BBU和數字射頻單元RRU兩部分組成，其中BBU完成基帶信號處理，硬件包括處理器CPU、數字信號處理DSP、現場可編程門陣列FPGA以及相配套的動態隨機存取存儲器DRAM、閃存Flash，RRU完成射頻信號處理：

CPU通過兩組串行千兆比特媒體獨立接口SGMII分別與兩個相互獨立的以太網口連接，CPU通過兩組串行快速輸入輸出接口SRIO與DSP連接，DSP通過兩組SRIO接口與FPGA連接，CPU為多核處理器core0～core3，不同的核分別處理不同的任務，CPU片外連接一片用于存儲系統配置參數、執行程序的Flash芯片；CPU片外連接四片用于在CPU執行過程中寫入和讀取數據的DRAM芯片DRAM0～DRAM3，在CPU內部，有兩個DRAM控制器分別控制兩片片外DRAM，即DRAM控制器A控制DRAM0、DRAM1，DRAM控制器B控制DRAM2、DRAM3，兩個DRAM控制器的數據總線、地址總線、控制線各自分開不重復使用，CPU四個內核通過內部總線控制兩個DRAM控制器，其中，core0、core1、core3通過DRAM控制器A執行數據讀寫，core2通過DRAM控制器B執行數據讀寫；

DSP為多核處理器core0～core5，不同的核分別處理不同的任務，DSP片外連接四片DRAM芯片DRAM0～DRAM3，用于DSP在執行過程中寫入和讀取數據，在DSP內部，有一個雙倍速率同步動態隨機存儲DDR SDRAM的控制器，用于控制片外DRAM芯片，四片片外DRAM芯片共用DDR SDRAM控制器的地址總線、控制線，DDR SDRAM控制器數據總線配置成兩組相互獨立的多數位數據總線，其中一組多數位數據總線連接片外DRAM0和DRAM1，另一組多數位數據總線連接片外DRAM2和DRAM3，DDR SDRAM控制器有兩個獨立的片選信號接口，一個連接片外DRAM0和DRAM1，另一個連接片外DRAM2和DRAM3，DSP六個內核通過內部總線控制DDR SDRAM控制器，通過控制片選信號來使能不同的片外DRAM。

2.根據權利要求1所述的適用于電力跨區綜合業務接入的無線隔離基站，其特征在于：CPU處理器內包含四個核，每個核有獨立的I-Cache和D-Cache，用于各自核處理器的指令與運算中間環節數據緩存，此處邏輯隔離使用了CPU Affinity技術，利用CPU Affinity技術將不同大區的進程綁定到不同的CPU核上，通過代碼指令選擇指定的核對應空間，針對4個核分別對應4個Cache存儲空間，四個核通過MDI總線與片內、片外存儲器進行數據交互，不同大區的業務在不同的核上進行處理。

3.根據權利要求2所述的適用于電力跨區綜合業務接入的無線隔離基站，其特征在于：DSP處理器內包含六個核，通過CLASS總線與片內、片外存儲器進行數據交互，不同大區的業務在不同的核上進行處理。

4.根據權利要求3所述的適用于電力跨區綜合業務接入的無線隔離基站，其特征在于：傳輸通道隔離包括：

1）以太網口隔離，是采用兩個獨立網口分別傳輸不同大區業務數據，

2）SGMII接口隔離， CPU有兩組SGMII接口與以太網口相連接，

3）SRIO接口隔離， CPU與DSP之間、DSP與FPGA之間均有兩組相互獨立的SRIO口進行不同大區業務數據傳輸。