[發明專利]半導體結構及其形成方法

在審

• 申請號: 201710622851.3
• 申請日: 2017-07-27
• 公開（公告）號: CN109309088A
• 公開（公告）日: 2019-02-05
• 發明（設計）人: 李勇
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路新技術研發(上海)有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L21/8234;H01L29/78;H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

一種半導體結構及其形成方法，方法包括：提供基底，基底包括核心區和周邊區；在基底上形成偽柵結構，包括柵氧化層以及位于柵氧化層上的偽柵電極層；在偽柵結構露出的基底上形成層間介質層，層間介質層露出偽柵結構頂部；去除核心區偽柵結構，在核心區層間介質層內形成露出基底的第一開口；在第一開口露出的基底上形成犧牲層；形成犧牲層后，去除周邊區的偽柵電極層，在周邊區層間介質層內形成第二開口；去除犧牲層；在第一開口底部和側壁、第二開口側壁以及第二開口中的柵氧化層上形成高k柵介質層。通過本發明技術方案，提高周邊區柵氧化層的質量和厚度均一性，且避免去除周邊區偽柵電極層的工藝對核心區基底造成損耗或損傷。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小。為了適應特征尺寸的減小，MOSFET的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極對溝道的控制能力隨之變差，柵極電壓夾斷(pinch?off)溝道的難度也越來越大，使得亞閾值漏電(subthresholdleakage)現象，即所謂的短溝道效應(SCE：short-channel?effects)更容易發生。

因此，為了更好的適應特征尺寸的減小，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應晶體管(FinFET)。FinFET中，柵極結構至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極結構對溝道的控制能力更強，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，與現有集成電路制造具有更好的兼容性。

但是，現有技術形成的半導體器件的性能有待提高。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，優化半導體器件的性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供基底，所述基底包括核心區和周邊區；在所述基底上形成偽柵結構，所述偽柵結構包括柵氧化層以及位于所述柵氧化層上的偽柵電極層；在所述偽柵結構露出的基底上形成層間介質層，所述層間介質層露出所述偽柵結構的頂部；去除所述核心區的偽柵結構，在所述核心區的層間介質層內形成露出所述基底的第一開口；在所述第一開口露出的基底上形成犧牲層；形成所述犧牲層后，去除所述周邊區的偽柵電極層，在所述周邊區的層間介質層內形成第二開口；形成所述第二開口后，去除所述犧牲層；去除所述犧牲層后，在所述第一開口底部和側壁、所述第二開口側壁以及所述第二開口中的柵氧化層上形成高k柵介質層。

相應的，本發明還提供一種半導體結構，包括：基底，所述基底包括核心區和周邊區；偽柵結構，位于所述周邊區的基底上，所述偽柵結構包括柵氧化層以及位于所述柵氧化層上的偽柵電極層；層間介質層，位于所述基底上，所述層間介質層露出所述偽柵結構的頂部，且所述層間介質層內具有露出所述核心區部分基底的開口；犧牲層，位于所述開口露出的基底上。

與現有技術相比，本發明的技術方案具有以下優點：

去除核心區的偽柵結構，在所述核心區的層間介質層內形成露出基底的第一開口；在所述第一開口露出的基底上形成犧牲層；形成所述犧牲層后，去除所述周邊區的偽柵電極層。一方面，由于在去除核心區的偽柵結構時，通常在周邊區形成光刻膠層，因此通過保留所述周邊區的偽柵電極層，所述周邊區偽柵電極層能夠在去除所述光刻膠層的過程中對所述周邊區柵氧化層起到保護作用，避免去除所述光刻膠層的工藝對所述周邊區柵氧化層造成損耗或等離子體損傷(Plasma?Damage)，從而提高所述周邊區柵氧化層的質量和厚度均一性，進而提高所形成半導體器件的性能，提高周邊器件的可靠性(Realibility)，例如柵介質層完整性(Gate?Dielectric?Integrity)；另一方面，所述犧牲層能夠在后續去除所述周邊區偽柵電極層的過程中，對所述核心區基底起到保護作用，避免去除所述周邊區偽柵電極層的工藝對所述核心區基底造成損耗或損傷，從而有利于提高核心器件的性能。