[發明專利]集成電路及其形成方法

有效

• 申請號: 201710620047.1
• 申請日: 2017-07-26
• 公開（公告）號: CN107871796B
• 公開（公告）日: 2019-08-09
• 發明（設計）人: 陳志明;曾李全;劉銘棋;劉柏均
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L31/0352
• 分類號: H01L31/0352;H01L31/101;H01L31/18;H01L27/144
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

一些實施例涉及設置在硅襯底上的集成電路(IC)，其包括具有第一導電類型的阱區。介電層設置在硅襯底的上表面上方，并且在阱區的外邊緣上方延伸，并且包括使得阱區的內部暴露的開口。SiGe或Ge的外延柱從阱區的內部向上延伸。外延柱包括具有第一導電類型的下部外延區和具有與第一導電類型相反的第二導電類型的上部外延區。介電側壁結構圍繞外延柱并且具有停留在介電層的上表面上的底面。本發明的實施例還涉及形成集成電路的方法。

技術領域

本發明的實施例涉及集成電路及其形成方法。

背景技術

基于硅的諸如晶體管和光電二極管的半導體器件在過去三十年中已經廣泛使用。近年來，基于可選材料(諸如鍺)的半導體器件正變得更加廣泛地使用，因為它們可以提供優于硅基半導體器件的優勢。例如，純鍺(Ge)以及根據Si_1-xGe_x表現出硅與鍺的摩爾比的其硅合金(下文稱為“SiGe”)在光電檢測器領域中是有優勢的，因為它們的帶隙比那些僅有硅的材料更可調整。這允許SiGe器件更有效地捕獲光子并且使SiGe器件在光電檢測器領域中具有吸引力。

發明內容

本發明的實施例提供了一種集成電路(IC)，包括：襯底，包括具有第一導電類型的阱區；介電層，布置在所述襯底的上表面上方，所述介電層在所述阱區的外邊緣上方延伸并且包括使得所述阱區的內部暴露的開口；SiGe或Ge的外延柱，從所述阱區的所述內部向上延伸，所述外延柱包括具有所述第一導電類型的下部外延區和具有與所述第一導電類型相反的第二導電類型的上部外延區；以及介電側壁結構，圍繞所述外延柱并具有停留在所述介電層的上表面上的底面。

本發明的又一實施例提供了一種形成集成電路的方法，包括：接收襯底，所述襯底包括阱區；在所述襯底的上表面上方且在所述阱區的上表面上方形成介電層；在所述介電層上方形成氮化硅層；在所述氮化硅層上方形成低k介電層；選擇性地去除所述低k介電層的部分和下面的所述氮化硅層的部分以形成暴露所述介電層的上表面的第一凹槽；在所述低k介電層的上表面上方，沿著所述低k介電層的側壁，沿著所述氮化硅層的側壁并且在所述介電層的暴露的上表面上方形成共形介電襯里，以部分地填充所述第一凹槽；以及利用在合適的位置處的所述共形介電襯里進行第一蝕刻，以從所述低k介電層的所述上表面和所述介電層的所述上表面去除所述共形介電襯里的部分，從而留下所述共形介電襯里的部分作為沿著所述低k介電層的側壁并且沿著所述介電層的側壁的介電側壁前體結構，并且同時使得所述介電層的上表面區域暴露。

本發明的又一實施例提供了一種形成集成電路的方法，包括：接收襯底；在所述襯底的上表面上方形成第一介電層；在所述第一介電層上方形成第二介電層；選擇性地去除所述第二介電層的部分以形成暴露所述第一介電層的上表面的第一凹槽；在所述第二介電層的上表面上方并且沿著所述第二介電層的側壁，并且在所述第一介電層的暴露的上表面上方形成共形介電襯里以部分地填充所述第一凹槽；進行第一蝕刻以去除所述共形介電襯里的橫向部分，從而留下所述共形介電襯里的剩余部分作為沿著所述第二介電層的側壁的介電側壁前體結構，同時使得所述第一介電層的上表面區域暴露，其中，從所述介電側壁前體結構的最內側壁至所述第二介電層的最近側壁測量的所述介電側壁前體結構的厚度大于從所述第一介電層的上表面至所述襯底的上表面測量的所述第一介電層的厚度；進行具有與第一蝕刻不同的蝕刻特性的第二蝕刻，以削薄所述介電側壁前體結構，并且同時去除所述第一介電層的暴露的上表面區域，從而形成終止于所述襯底的上表面的第二凹槽；以及在所述第二凹槽中形成半導體材料柱。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳地理解本發明的各個方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。

圖1示出具有外延柱且具有沿著外延柱的側壁的介電側壁結構的半導體結構的一些實施例的截面圖，該外延柱包括pn結光電檢測器。

圖2示出沿著圖1所示的截面線獲取的圖1的半導體結構的頂視圖。