[發明專利]半導體結構及其形成方法

有效

• 申請號: 201710612272.0
• 申請日: 2017-07-25
• 公開（公告）號: CN109300847B
• 公開（公告）日: 2021-03-09
• 發明（設計）人: 吳健;張煥云
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

本發明提供一種半導體結構及其形成方法，其中，形成方法包括：在基底上形成介質結構，所述介質結構覆蓋第一柵極結構和第一源漏摻雜區；采用第一刻蝕工藝刻蝕所述介質結構，在所述介質結構內形成第一源漏凹槽，且所述第一源漏摻雜區位于所述第一源漏凹槽的底部；采用第二刻蝕工藝刻蝕位于所述第一源漏凹槽底部的第一源漏摻雜區，在所述第一源漏摻雜區內形成第二源漏凹槽，且所述第二源漏凹槽位于所述第一源漏凹槽的底部。所述形成方法降低后續形成的第一源漏插塞與第一源漏摻雜區的接觸電阻，提高半導體結構的電學性能。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法。

背景技術

目前，在半導體器件的制作過程中，連接孔作為多層金屬間互連以及器件有源區與外界電路之間的通道，在器件結構組成中具有重要的作用。然而，隨著半導體制造技術的飛速發展，半導體器件朝著更高的元件密度，以及更高的集成度的方向發展，器件區的尺寸也越來越小，致使插塞的尺寸也越來越小，從而對連接孔刻蝕工藝提出了更高的要求。

由于半導體器件的密度提高，尺寸縮小，連接孔的尺寸縮小而導致刻蝕過程中的深寬比增大，所述連接孔的尺寸不僅影響到接觸孔的工藝是否容易實現，還對于半導體器件的電學性能造成影響。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，能夠改善半導體結構的電學性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供基底，所述基底包括第一區，位于所述第一區上的第一柵極結構，以及位于第一柵極結構兩側的第一源漏摻雜區；在所述基底上形成介質結構，所述介質結構覆蓋第一柵極結構和第一源漏摻雜區；采用第一刻蝕工藝刻蝕所述介質結構，在所述介質結構內形成第一源漏凹槽，且所述第一源漏摻雜區位于所述第一源漏凹槽的底部；采用第二刻蝕工藝刻蝕位于所述第一源漏凹槽底部的第一源漏摻雜區，在所述第一源漏摻雜區內形成第二源漏凹槽，且所述第二源漏凹槽位于所述第一源漏凹槽的底部。

可選的，所述第一刻蝕工藝為濕法刻蝕工藝和干法刻蝕工藝中的一種或兩種組合。

可選的，所述第二刻蝕工藝為濕法刻蝕工藝和干法刻蝕工藝中的一種或兩種組合。

可選的，所述濕法刻蝕采用的刻蝕溶液包括四甲基氫氧化銨溶液或氨水，刻蝕溶液的溫度為25℃至75℃。

可選的，所述第二刻蝕工藝的工藝步驟包括：采用干法刻蝕工藝刻蝕所述第一源漏摻雜區，形成初始第二源漏凹槽；再采用濕法刻蝕工藝刻蝕所述初始第二源漏凹槽的內壁，形成所述第二源漏凹槽。

可選的，所述基底還包括第二區，位于第二區上的第二柵極結構以及位于第二柵極結構兩側的第二源漏摻雜區；所述介質結構還覆蓋所述第二柵極結構和第二源漏摻雜區；所述第一刻蝕工藝還在所述介質結構內形成第三源漏凹槽，且所述第二源漏摻雜區位于所述第三源漏凹槽的底部。

可選的，所述第二刻蝕工藝還刻蝕位于所述第三源漏凹槽底部的第二源漏摻雜區，在所述第二源漏摻雜區內形成第四源漏凹槽，且所述第四源漏凹槽位于所述第三源漏凹槽的底部。

可選的，所述第二刻蝕工藝還刻蝕所述介質結構，在所述介質結構內形成第一柵極凹槽，所述第一柵極凹槽暴露出第一柵極結構。

可選的，還包括：在所述第一源漏凹槽、第二源漏凹槽內形成第一源漏插塞；在所述第一柵極凹槽內形成第一柵極插塞。

可選的，所述第一源漏插塞和第一柵極插塞的形成步驟包括：在所述介質結構上形成插塞材料層，且所述插塞材料層還填充所述第一源漏凹槽、第二源漏凹槽、以及第一柵極凹槽；平坦化所述插塞材料層，直至暴露出所述介質結構。