[發(fā)明專利]一種亞閾值抗噪聲的全加器電路

在審

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• 申請日: 2017-07-24
• 公開（公告）號: CN107425846A
• 公開（公告）日: 2017-12-01
• 發(fā)明（設計）人: 金威;汪望;金旭煒;何衛(wèi)鋒;高建軍
• 申請（專利權）人: 上海交通大學;華東師范大學
• 主分類號: H03K19/20
• 分類號: H03K19/20;G06F7/501
• 代理公司: 北京匯澤知識產(chǎn)權代理有限公司11228
• 代理人: 關宇辰

技術領域

本發(fā)明涉及數(shù)字集成電路技術領域，尤其涉及一種亞閾值抗噪聲的全加器電路。

背景技術

在當前廣泛應用的物聯(lián)網(wǎng)系統(tǒng)中，大量具有微處理能力的微型傳感器節(jié)點能夠?qū)崿F(xiàn)實時監(jiān)測、感知和采集信息的功能。目前，各個系統(tǒng)節(jié)點的處理器由于供電電壓有限，需要在極低的電壓下工作，在電路工作噪聲幅值不變的情況下，將嚴重影響處理器電路的性能。

在各個系統(tǒng)節(jié)點的處理器中，數(shù)據(jù)通路是處理器的核心，典型的數(shù)據(jù)通路是由算術運算器或邏輯運算器組合而成，其中加法器/全加器是數(shù)據(jù)通路中的重要部件，提升加法器/全加器的抗噪性能夠有效地提升整個處理器電路的可靠性。

在現(xiàn)有技術中，通常對加法器電路使用靜態(tài)CMOS電路設計方法，能夠在SMIC0.13微米工藝庫下，得到約為0.2V的處理器最低工作電壓。在特定信噪比(Signal to Noise Ratio，SNR)的輸入信號下，能夠得到改善信噪比的輸出信號。比如，在輸入信號SNR為20分貝(dB)時，輸出信號SNR為24.28分貝(dB)，提高4.28分貝(dB)。

但是，在特定的應用中，現(xiàn)有的最低工作電壓0.2V仍然偏高，從輸入至輸出過程中僅僅提升4.85分貝也不能滿足處理器中加法器/全加器對抗噪性能的要求。在惡劣的噪聲環(huán)境下，加法器/全加器極有可能會發(fā)生錯誤，致使整個處理器電路無法工作。

因此，亟需設計一種能夠在晶體管的閾值附近或以下的亞閾值狀態(tài)下進行工作并且具有高抗噪性能的電路，滿足物聯(lián)網(wǎng)節(jié)點在特定應用中供電電壓較低的需求。

發(fā)明內(nèi)容

本發(fā)明提供的亞閾值抗噪聲的全加器電路，能夠針對現(xiàn)有技術的不足，通過使用馬爾科夫電路設計方法，使處理器的最低工作電壓達到0.15V以下，同時具有高抗噪性能。

本發(fā)明提供一種亞閾值抗噪聲的全加器電路，包括：

數(shù)據(jù)輸入電路模塊，所述數(shù)據(jù)輸入電路模塊包括邏輯與門和邏輯異或門，用于將輸入信號生成進位信號和進位傳播信號；

數(shù)據(jù)處理電路模塊，所述數(shù)據(jù)處理電路模塊包括邏輯與門和選擇器，用于對所述進位信號和進位傳播信號進行邏輯運算；

數(shù)據(jù)輸出電路模塊，所述數(shù)據(jù)輸出電路模塊包括邏輯異或門，用于將所述數(shù)據(jù)處理模塊產(chǎn)生的求和信號以及進位傳播信號輸出；

其中，所述數(shù)據(jù)輸入電路模塊和數(shù)據(jù)輸出電路模塊中的邏輯與門使用馬爾科夫與門，邏輯異或門使用馬爾科夫異或門。

可選地，上述數(shù)據(jù)處理電路模塊中的邏輯與門使用反相器鏈與門，所述數(shù)據(jù)處理電路模塊中的選擇器使用反相器鏈選擇器。

可選地，上述馬爾科夫與門的第一和第二輸入信號分別連接到主從馬爾科夫與非門的兩個輸入端，所述主從馬爾科夫與非門的輸出端連接到CMOS靜態(tài)反相器的輸入端，所述CMOS靜態(tài)反相器輸出所述馬爾科夫與門的輸出信號。

可選地，上述馬爾科夫異或門的輸出信號由第一馬爾科夫或非門輸出，所述第一馬爾科夫或非門的第一輸入端連接到第二馬爾科夫或非門的輸出端，所述第二馬爾科夫或非門的輸入分別為第一和第二輸入信號；所述第一馬爾科夫或非門的第二輸入端連接到CMOS靜態(tài)反相器的輸出端，所述CMOS靜態(tài)反相器的輸入端連接到主從馬爾科夫與非門的輸出端，所述主從馬爾科夫與非門的輸入端分別為所述第一和第二輸入信號。

可選地，上述反相器鏈與門的第一和第二輸入信號輸入反相器鏈與非門的輸入端，所述反相器鏈與非門的輸出端連接到CMOS靜態(tài)反相器的輸入端，所述CMOS靜態(tài)反相器輸出所述反相器鏈與門的輸出信號。

可選地，上述反相器鏈選擇器的輸出信號由第一反相器鏈與非門輸出，所述第一反相器鏈與非門的兩個輸入端分別連接第二反相器鏈與非門和第三反相器鏈與非門的輸出端，

第二反相器鏈與非門的兩個輸入端分別為：所述反相器鏈選擇器的第一輸入信號，以及靜態(tài)CMOS反相器的輸出信號，所述靜態(tài)CMOS反相器的輸入端為所述反相器鏈選擇器的選擇信號；

第三反相器鏈與非門的兩個輸入端分別為：所述反相器鏈選擇器的第二輸入信號，以及所述反相器鏈選擇器的選擇信號。

可選地，上述主從馬爾科夫與非門包括：第一CMOS與非門、第一靜態(tài)CMOS反相器、第二CMOS與非門、第二靜態(tài)CMOS反相器、第一CMOS或非門、第三靜態(tài)CMOS反相器、第三CMOS與非門、第四靜態(tài)CMOS反相器；

主從馬爾科夫與非門的第一輸入信號和第二輸入信號連接所述第一CMOS與非門的輸入，所述第一CMOS與非門順次連接所述第一靜態(tài)CMOS反相器、第二CMOS與非門、第二靜態(tài)CMOS反相器；