[發明專利]半導體結構及其形成方法

有效

• 申請號: 201710597716.8
• 申請日: 2017-07-20
• 公開（公告）號: CN109285811B
• 公開（公告）日: 2021-06-08
• 發明（設計）人: 韓秋華;吳端毅
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/02
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

一種半導體結構及其形成方法，方法包括：基底，基底包括第一區和第二區；在基底上形成由第一區延伸至第二區的柵介質層和位于柵介質層上的偽柵極層；在基底上形成介質層，介質層頂部暴露出偽柵極層表面；在第二區偽柵極層中摻入摻雜離子；在第二區偽柵極層中摻入摻雜離子之后，去除第一區偽柵極層，在第一區介質層內形成第一偽柵開口，第一偽柵開口底部暴露出柵介質層表面；在第一偽柵開口內形成第一功函數層。所述方法形成的器件的性能較好。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著集成電路制造技術的不斷發展，晶體管的特征尺寸也越來越小，傳統的氧化硅作為柵介質層，已經不能滿足集成電路高速發展的需求。隨著工藝節點的不斷減小，柵氧化硅層的厚度也不斷減小，所述柵氧化硅層厚度的減小，會導致晶體管的漏電流呈指數級的增長。因此，高K柵介質層/金屬柵極的柵極疊層結構被引入到晶體管中，取代現有的柵氧化硅層/多晶硅柵極。

然而，現有技術形成的所述高K柵介質層/金屬柵極的柵極疊層結構的性能較差。

發明內容

本發明解決的技術問題是提供一種半導體結構的形成方法，以提高半導體器件的性能。

為解決上述技術問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底包括第一區和第二區；在所述基底上形成由第一區延伸至第二區的柵介質層以及位于柵介質層上的偽柵極層；在所述基底上形成介質層，所述介質層的頂部表面暴露出偽柵極層的頂部表面；在所述第二區偽柵極中摻入摻雜離子；在所述第二區偽柵極中摻入摻雜離子之后，去除第一區偽柵極，在所述第一區介質層內形成第一偽柵開口，所述第一偽柵開口底部暴露出柵介質層的頂部表面；在所述第一偽柵開口底部形成第一功函數層。

可選的，所述柵介質層的材料為高K介質材料，所述高K介質材料包括：HfO₂、La₂O₃、HfSiON、HfAlO₂、ZrO₂、Al₂O₃或HfSiO₄。

可選的，所述摻雜離子包括：硼離子。

可選的，在所述第二區偽柵極層中摻入摻雜離子的工藝包括：離子注入工藝；當摻雜離子為硼離子時，所述離子注入工藝的參數包括：注入劑量為1.0e12atoms/cm³～1e15atoms/cm³，注入能量為5千伏～30千伏。

可選的，在形成所述第一偽柵開口的過程中，所述第一區偽柵極層與第二區偽柵極層的刻蝕選擇比為：10:1～20:1。

可選的，所述偽柵極層的材料包括：多晶硅。

可選的，第一偽柵開口的形成工藝包括：濕法刻蝕工藝、或者各向異性干法刻蝕工藝與濕法刻蝕工藝相結合的工藝。

可選的，第一偽柵開口的形成工藝為濕法刻蝕工藝時，所述濕法刻蝕工藝的參數包括：刻蝕劑包括四甲基氫氧化銨溶液，所述刻蝕劑的濃度為2％～20％，刻蝕時間為20秒～120秒。

可選的，第一偽柵開口的形成工藝為各向異性干法刻蝕工藝與濕法刻蝕工藝相結合的工藝時，去除所述第一區偽柵極層的步驟包括：采用各向異性干法刻蝕工藝去除部分偽柵極層；所述各向異性干法刻蝕工藝之后，采用濕法刻蝕去除偽柵極層，形成所述第一偽柵開口。

可選的，所述各向異性干法刻蝕工藝的參數包括：刻蝕氣體包括HBr和O₂，其中，HBr的流量為100標準毫升/分鐘～200標準毫升/分鐘O₂的流量為2標準毫升/分鐘～20標準毫升/分鐘，功率為100瓦～2000瓦，氣壓為2毫托～100毫托。