[發(fā)明專利]基于VTSystem的驅(qū)動(dòng)測(cè)試環(huán)境自適配系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201710596597.4
• 申請(qǐng)日: 2017-07-20
• 公開（公告）號(hào): CN107238791B
• 公開（公告）日: 2019-09-20
• 發(fā)明（設(shè)計(jì)）人: 汪大偉;陳錦程;張廉;周明英;葉洋滔
• 申請(qǐng)（專利權(quán)）人: 南京富士通南大軟件技術(shù)有限公司
• 主分類號(hào): G01R31/28
• 分類號(hào): G01R31/28
• 代理公司: 南京鐘山專利代理有限公司 32252
• 代理人: 戴朝榮

1.一種基于VTSystem的驅(qū)動(dòng)測(cè)試環(huán)境自適配系統(tǒng)，其特征在于：包含硬件配置表和軟件可控的矩陣開關(guān)；

所述硬件配置表用于記載需要連接的VTSystem信號(hào)線編號(hào)和微處理器引腳編號(hào)，配置生成硬件配置表，通過(guò)UART下載到軟件可控的矩陣開關(guān)中；

所述軟件可控的矩陣開關(guān)包含大型可編程邏輯門陣列FPGA、若干VTSystem側(cè)信號(hào)輸入電路和若干微處理器TB側(cè)信號(hào)輸入電路，F(xiàn)PGA通過(guò)UART接收硬件配置文件，根據(jù)硬件配置文件在內(nèi)部為VTSystem側(cè)I/O口和微處理器TB側(cè)I/O建立虛擬通道；

VTSystem側(cè)信號(hào)輸入電路包含，VTS_Connecter信號(hào)連接模擬開關(guān)selector的輸入端，模擬開關(guān)selector的控制端連接大型可編程邏輯門陣列FPGA的VTS_Volt_Selt, 模擬開關(guān)selector的第一輸出端連接大型可編程邏輯門陣列FPGA的VTS_Output，模擬開關(guān)selector的第二輸出端連接硬件緩沖Buffer1和硬件緩沖Buffer4的一端，硬件緩沖Buffer1的另一端連接大型可編程邏輯門陣列FPGA的VTS_Output, 硬件緩沖Buffer4的另一端連接大型可編程邏輯門陣列FPGA的VTS_Intput；

微處理器TB側(cè)信號(hào)輸入電路包含，電壓比較器Comparator輸出端、硬件緩沖Buffer2一端、硬件緩沖Buffer3一端分別連接大型可編程邏輯門陣列FPGA的TB_Volt_Get、TB_Input、TB_Output，電壓比較器Comparator的第一輸出端連接4V電源，電壓比較器Comparator的第二輸出端、硬件緩沖Buffer2另一端、硬件緩沖Buffer3另一端連接TB_Connecter信號(hào)。

2.按照權(quán)利要求1所述的基于VTSystem的驅(qū)動(dòng)測(cè)試環(huán)境自適配系統(tǒng)，其特征在于：所述VTS_Connecter信號(hào)輸入過(guò)程為，

1.1進(jìn)入Buffer1的信號(hào)被阻止，信號(hào)經(jīng)過(guò)Buffer4進(jìn)入FPGA的VTS_Input輸入引腳；

1.2 FPGA根據(jù)VTS_Input引腳的邊沿變化，判斷信號(hào)的傳輸方向VTSystem->微處理器TB，設(shè)置VTS_Input和TB_Output、VTS_Volt_Selt和TB_Volt_Get的信號(hào)傳輸通道開始傳輸信號(hào)；

1.3 TB_Output輸出信號(hào)經(jīng)過(guò)Buffer3輸出到微處理器TB；同時(shí)，輸出信號(hào)經(jīng)過(guò)Buffer2輸入FPGA的TB_Input引腳；輸出信號(hào)還會(huì)進(jìn)入電壓比較器，與閥值電壓比較，將電壓比較結(jié)果輸入到TB_Volt_Get引腳；

1.4 TB_Input引腳的輸入信號(hào)在FPGA內(nèi)的傳輸通道沒有被設(shè)置，該信號(hào)傳輸中斷；而VTS_Volt_Selt引腳會(huì)根據(jù)TB_Volt_Get的信號(hào)控制模擬開關(guān)維持默認(rèn)連接。

3.按照權(quán)利要求1所述的基于VTSystem的驅(qū)動(dòng)測(cè)試環(huán)境自適配系統(tǒng)，其特征在于：所述微處理器TB側(cè)信號(hào)輸入過(guò)程為，

2.1進(jìn)入Buffer3的信號(hào)被阻止，信號(hào)經(jīng)過(guò)Buffer2進(jìn)入FPGA的TB_Input輸入引腳，同時(shí)，信號(hào)進(jìn)入到電壓比較器，與閥值電壓比較，將電壓比較結(jié)果輸入到TB_Volt_Get引腳；

2.2 FPGA根據(jù)TB_Input引腳的邊沿變化，判斷出信號(hào)傳輸方向微處理器TB->VTSystem，設(shè)置TB_Input和VTS_Output、VTS_Volt_Selt和TB_Volt_Get的信號(hào)傳輸通道并開始傳輸信號(hào)；

2.3 VTS_Volt_Selt引腳根據(jù)TB_Volt_Get的信號(hào)控制模擬開關(guān)的導(dǎo)通和關(guān)斷，VTS_Output會(huì)由此直接輸出3.3V的信號(hào)到VTSystem或經(jīng)過(guò)Buffer1輸出5V信號(hào)到VTSystem，另外，5V信號(hào)會(huì)經(jīng)過(guò)Buffer4輸入到VTS_Input引腳，但由于FPGA內(nèi)部沒有對(duì)相應(yīng)的傳輸通道進(jìn)行，該信號(hào)傳輸中斷。