[發明專利]準循環低密度奇偶校驗碼的解碼電路及其方法

在審

• 申請號: 201710595307.4
• 申請日: 2017-07-20
• 公開（公告）號: CN109286401A
• 公開（公告）日: 2019-01-29
• 發明（設計）人: 顧育先
• 申請（專利權）人: 晨星半導體股份有限公司
• 主分類號: H03M13/11
• 分類號: H03M13/11
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 駱希聰

準循環低密度奇偶校驗碼的解碼電路及準循環低密度奇偶校驗碼的解碼方法。解碼方法應用于一校驗矩陣與多筆傳送資料，該校驗矩陣包含N個子矩陣。該解碼方法利用w個(w<360)解碼單元進行解碼且包含以下步驟：將對應于一第一子矩陣的一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼；以及解碼完對應于該第一子矩陣的一第一區塊的w筆傳送資料后，將對應于一第二子矩陣的一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼。

技術領域

本發明是關于低密度奇偶校驗碼，尤其是關于準循環低密度奇偶校驗(Quasi-Cyclic Low-Density Parity-Check)碼的解碼電路及其方法。

背景技術

低密度奇偶校驗(Low-Density Parity-Check,LDPC)碼常用于通訊系統以提高資料的傳輸正確率。傳送端會將要傳輸的原始資料與生成矩陣(Generate matrix，G matrix)相乘，產生比原始資料還長的傳送資料。接收端根據校驗矩陣(Check matrix，H matrix)對傳送資料進行解碼來修正傳送資料，以回復原始資料。實作上，接收端是利用迭代運算來對傳送資料進行解碼，由此可知，低密度奇偶校驗碼的解碼運算涉及大量的計算，因此如何兼顧電路成本及運算效能成為本領域的重要課題。

發明內容

鑒于先前技術的不足，本發明的一目的在于提供一種準循環低密度奇偶校驗碼的解碼電路及其方法，以提高運算效能。

本發明揭露一種準循環低密度奇偶校驗碼的解碼電路，包含：一存儲器，儲存一校驗矩陣與多筆傳送資料，其中該校驗矩陣包含N個子矩陣；w個解碼單元，其中w&lt;360；以及一控制器，耦接該存儲器與該w個解碼單元，其中該控制器依照下列順序根據該校驗矩陣將傳送資料輸入該w個解碼單元進行解碼：將對應于一第一子矩陣的一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼；以及解碼完對應于該第一子矩陣的一第一區塊的w筆傳送資料后，將對應于一第二子矩陣的一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼。

本發另明揭露一種準循環低密度奇偶校驗碼的解碼方法，應用于一校驗矩陣與多筆傳送資料，該校驗矩陣包含N個子矩陣。該解碼方法利用w個(w&lt;360)解碼單元進行解碼且包含以下步驟：將對應于一第一子矩陣的一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼；以及解碼完對應于該第一子矩陣的一第一區塊的w筆傳送資料后，將對應于一第二子矩陣的一第一區塊的w筆傳送資料輸入該w個解碼單元進行解碼。

相較于傳統技術，本發明的準循環低密度奇偶校驗碼的解碼電路及其方法使用精簡的電路來完成解碼運算，并且兼顧效能。

附圖說明

為讓本發明的上述目的、特征和優點能更明顯易懂，以下結合附圖對本發明的具體實施方式作詳細說明，其中：

圖1為根據本發明的一實施例所繪示LDPC解碼器中的一解碼電路的示意圖；

圖2為根據本發明的一實施例所繪示一校驗矩陣H的解碼排程示意圖；

圖3為根據本發明的另一實施例所繪示LDPC解碼器中的一解碼電路的示意圖；

圖4A～4C為根據本發明的一實施例所繪示一校驗矩陣H的解碼排程示意圖；以及

圖5為本發明準循環低密度奇偶校驗碼的解碼方法的一實施例的流程圖。

符號說明：

101、301 存儲器

102、302 控制器

103、303 解碼單元

I1-1～I1-4、I2-1～I2-4、I10-1～I10-4 子矩陣

B1、B2、B3 區塊