[發明專利]基于FPGA的MD5暴力破解系統及方法

有效

• 申請號: 201710595092.6
• 申請日: 2017-07-20
• 公開（公告）號: CN107465500B
• 公開（公告）日: 2020-04-03
• 發明（設計）人: 周偉;符永逸
• 申請（專利權）人: 廣州慧睿思通信息科技有限公司
• 主分類號: H04L9/06
• 分類號: H04L9/06
• 代理公司: 廣州市華學知識產權代理有限公司 44245
• 代理人: 羅觀祥

本發明公開了一種基于FPGA的MD5暴力破解系統及方法，該系統包括順序連接的輸入接口單元、N核MD5暴力破解運算單元和輸出接口單元，其中，N核MD5暴力破解運算單元由并行連接的N個單核MD5暴力破解運算單元組成，采用多核并行處理機制，各單核同時并行生成密鑰、MD5運算然后進行哈希值匹配分別得到匹配結果，單核MD5暴力破解運算單元包括密鑰策略生成模塊、MD5算法運算模塊、哈希值匹配模塊。該發明最大減少MD5算法運算對FPGA運行時鐘頻率的限制，即提高了FPGA實現MD5暴力破解算法運算的時鐘頻率，并采用多核并行處理機制的設計思想，成倍提高MD5暴力破解的速率，解決了MD5暴力破解效率低的問題。

技術領域

本發明涉及信息安全技術領域，具體涉及一種基于FPGA的MD5暴力破解系統及方法。

背景技術

MD5算法簡要的敘述：MD5以512位分組來處理輸入的信息，且每一分組又被劃分為16個32位子分組，經過了一系列的處理后，算法的輸出由四個32位分組組成，將這四個32位分組級聯后將生成一個128位散列值，該散列值具有惟一性。

MD5主循環4輪，每輪循環都很相似。每輪進行16次運算操作，即16步運算；第一輪是16次FF(a,b,c,d,Mj,s,ti)運算操作，第二輪是16次GG(a,b,c,d,Mj,s,ti)運算操作，第三輪是16次HH(a,b,c,d,Mj,s,ti)運算操作，第四輪是16次II(a,b,c,d,Mj,s,ti)運算操作，最后輸出4個32bit的a、b、c、d組成的128位的散列值。

因為MD5不可逆，只能用不同的數字、大小寫字母、字符組合，一一窮舉，即暴力破解，密鑰送入MD5運算單元進行運算處理，運算結果和待破解的MD5哈希值一樣，即破解成功。

對現有技術的專利檢索發現，專利號201110099441的“基于FPGA實現的超高吞吐量md5暴力破解裝置”提供了一種基于FPGA硬件暴力破解MD5算法的設計方法，該專利缺陷在于：MD5暴力破解核心運算單元一個，每次運算一級流水處理，即64級流水線處理64次操作運算(MD5主循環4輪，64次操作運算)，一次運算單級流水處理限制了MD5暴力破解運算在FPGA中的運行速率，即限制了FPGA的時鐘頻率，而且該專利是單核MD5暴力破解。又一現有公開專利“Hardware-implemented MD5function”提出了基于FPGA的設計方法，但是MD5核心算法64級流水線處理實現，限制了FPGA時鐘頻率，只有單核MD5暴力破解運算單元，沒有并行多核MD5運算單元處理。專利號3/440,264的“Efficient Implementation of HashAlgorithm on a Processor”提出基于ARM處理器實現MD5算法的方案，該專利缺陷在于：ARM處理器速度和效率不如FPGA，而且也是單核MD5暴力破解運算單元處理。另一現有公開專利“文件口令的破解方法”提出基于PC機的窮舉法破解方案，PC機是串行處理機制，只能處理單核MD5暴力破解運算單元，而FPGA是并行處理，同時可以多核MD5暴力破解運算單元并行處理，因此該專利設計缺陷為MD5暴力破解耗時長、效率低。

綜上所述，現有技術中并未涉及基于FPGA硬件技術的MD5暴力破解運算單元的多核處理機制，也沒有涉及利用單步運算操作多級流水線設計思想；如何提高MD5暴力破解運算速率和效率，如何多核MD5暴力破解運算單元并行處理機制，是提高數據處理速率和數據吞吐量關鍵，更是提高MD5暴力破解速率的瓶頸所在，也是現有技術中有待解決的問題。

發明內容

本發明的目的是為了解決現有技術中的上述缺陷，提供一種基于FPGA的MD5暴力破解系統及方法。

根據公開的實施例，本發明的第一方面公開了一種基于FPGA的MD5暴力破解系統，所述的MD5暴力破解系統包括順序連接的輸入接口單元、N核MD5暴力破解運算單元和輸出接口單元，其中，