[發明專利]基于硅通孔熱應力的電路時序優化方法

有效

• 申請號: 201710587116.3
• 申請日: 2017-07-18
• 公開（公告）號: CN107391836B
• 公開（公告）日: 2020-08-04
• 發明（設計）人: 董剛;袁曄;楊銀堂
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G06F30/20
• 分類號: G06F30/20
• 代理公司: 陜西電子工業專利中心 61205
• 代理人: 王品華;朱紅星

本發明公開了一種基于硅通孔熱應力的電路時序優化方法，主要解決現有技術對電路有硅通孔熱應力時由于沒有時序優化而導致電路功能不符合設計要求的問題，其實現步驟包括：(1)提取電路設計中硅通孔與器件位置及其物理參數；(2)計算多個硅通孔存在時引起的熱應力分布；(3)計算器件受到熱應力影響時的遷移率；(4)利用商用HSPICE軟件仿真得到電路延遲；(5)在工藝庫中修改變化后的遷移率參數重新進行仿真；(6)調整器件位置并根據仿真結果進行時序優化。本發明能快速調整器件布置位置，使電路時序達到最佳，可用于三維集成電路的前期設計。

技術領域

本發明屬于微電子技術領域，涉及三維集成電路中硅通孔對電路時序影響的優化技術，可用于在三維集成電路設計前期器件位置的布置，滿足設計要求。

背景技術

在三維集成電路的設計過程中，硅通孔是其中最為重要的技術之一，而在研究硅通孔的熱機械可靠性時，最為關鍵的是其熱應力的影響。因為圓柱形硅通孔各層材料間熱膨脹系數的不匹配，所以在較大的溫度載荷下，各層材料收縮膨脹的程度會有很大差異，但因為相鄰兩層緊密貼合，界面處必須具有相同的形變，因此熱應力由此而產生。如果熱應力超過了該處材料的屈服強度，就會造成硅通孔結構中出現脫層，裂紋現象，進而導致硅通孔結構失效。

同時，由于硅中存在壓阻效應，硅通孔在硅中引起的熱應力會導致布置在附近的器件遷移率發生變化，從而致使器件性能發生變化，最后導致整個電路的時序受到影響。如果布置在關鍵路徑上的NMOS或者PMOS受到熱應力的影響，就會導致最終的設計達不到設計要求，這在三維集成電路設計中是十分致命的。因此，根據由熱應力引起的器件遷移率變化，來合理布置器件位置，從而達到消除遷移率變化的影響，這是十分關鍵也是十分必要的。

Krit Athikulwonge發表的“Impact of Mechanical Stress on the Full ChipTiming for Through-Silicon-Via-based 3-D ICs”中提到了硅通孔熱應力對器件遷移率的影響，并提出了一種考慮遷移率變化對電路時序影響的分析辦法，但是文章中并沒有對器件溝道方向進行考慮，當器件溝道沿不同的方向時，遷移率的大小是不同的。同時，文章只是考慮了熱應力對器件遷移率變化的影響，并沒有提出具體的如何優化熱應力對時序帶來影響的方法。

Sai Manoj P.D.發表的“Reliable 3-D Clock-Tree Synthesis ConsideringNonlinear Capacitive TSV Model With Electrical–Thermal–Mechanical Coupling”中提出了對含有硅通孔電路進行模型建立，模型中加入了熱應力的影響因素。但文章只是針對熱應力的影響進行了時序上的建模，沒有考慮熱應力對遷移率具體的影響，也沒有針對遷移率改變對電路時序的影響提出相應的優化方法，使得電路的功能受到極大的影響。

發明內容

本發明的目的在于針對上述現有技術的不足，提出一種基于硅通孔熱應力的電路時序優化方法，以提供器件的合理布置位置，保證電路的功能穩定性。

為實現上述目的，本發明的技術方案包括：

1.一種基于硅通孔熱應力的電路時序優化方法，包括如下步驟：

(1)提取電路設計中硅通孔與器件的位置，確定電路中所使用的硅通孔類型，并根據硅通孔類型，提取電路中硅通孔各層材料參數以及晶體管的物理參數；

(2)根據(1)中提取的參數，計算電路工作時單個硅通孔在相應溫度負載影響下的熱應力分布，其中包括徑向應力σ_r和環向應力σ_θ，并根據多個硅通孔的相對位置，由線性疊加準則計算得到多個硅通孔存在時引起的熱應力分布；

(3)根據(2)中得到徑向應力大小和環向應力大小，由壓阻效應，計算器件受到熱應力影響時的遷移率其中Δμ表示遷移率變化的大小，μ表示器件未受到熱應力影響時遷移率的大小；