[發明專利]隨機數產生及后處理電路

在審

• 申請號: 201710574602.1
• 申請日: 2017-07-14
• 公開（公告）號: CN107479857A
• 公開（公告）日: 2017-12-15
• 發明（設計）人: 趙毅強;高翔;辛睿山;解嘯天
• 申請（專利權）人: 天津大學
• 主分類號: G06F7/58
• 分類號: G06F7/58
• 代理公司: 天津市北洋有限責任專利代理事務所12201
• 代理人: 劉國威

1.一種隨機數產生及后處理電路，其特征是，真隨機數產生電路1利用振蕩采樣法實現隨機數輸出，輸出的隨機數經過循環編碼模塊處理，保證隨機序列中0和1的概率相接近；真隨機數產生電路2利用亞穩態法實現另一路隨機數輸出，和隨機數產生電路1一樣也經過同樣的循環編碼模塊處理，然后兩路隨機數進入安全哈希算法模塊經過該模塊處理后產生最終的真隨機數。

2.如權利要求1所述的隨機數產生及后處理電路，其特征是，真隨機數產生電路1利用環形振蕩器實現，環形振蕩器是利用奇數個反相器連成一個環形鏈構成，反相器的數目為奇數，以2×T×N的周期震蕩，這里N是環形鏈中反相器的數目，T是每一個反相器的傳播延時，利用上述環形振蕩器分別產生高頻和低頻信號，令低頻信號作為D觸發器時鐘，高平信號作為D觸發器數據輸入，輸出即為真隨機數。

3.如權利要求1所述的隨機數產生及后處理電路，其特征是，真隨機數產生電路2基于亞穩態原理，利用RS觸發器實現，R和S為RS觸發器的兩個輸入端，Q和QB為RS觸發器兩個互補輸出端。將RS觸發器的R、S端都連接時鐘信號Clk，當Clk＝0時，觸發器的穩定輸出為(Q，QB)＝(1，1)；當Clk＝1時，經歷決斷時間后輸出穩定在(Q，QB)＝(1，0)or(0，1)，進一步地，在Clk上升沿到來時，觸發器進入亞穩態，經過決斷時間輸出Q最終穩定在0或1，輸出量Q具有隨機性。

4.如權利要求3所述的隨機數產生及后處理電路，其特征是，通過減小時鐘信號的相位偏移，最小化內部元件的工藝差異，實現輸出序列的隨機性，產生預期的隨機數。

5.如權利要求1所述的隨機數產生及后處理電路，其特征是，循環編碼模塊中，隨機序列按位輸入到D觸發器鏈中,后處理模塊根據生成方程將D觸發器鏈中相應位置上的數據抽頭并進行異或操作,得到經過處理后的新隨機序列。

6.如權利要求1所述的隨機數產生及后處理電路，其特征是，安全哈希算法模塊根據安全哈希算法實現，具體是把不同長度的數據通過哈希算法轉化為固定長度的輸出的一類函數兩組經過處理的隨機數進入安全哈希算法模塊，這兩組隨機數分別經過安全哈希算法運算后將結果進行異或，異或結果作為最終隨機數輸出通過安全哈希算法處理可以使隨機數具有更好的統計特性，提高隨機數的隨機性。