[發明專利]低天線效應的集成電路以及降低集成電路天線效應的方法

有效

• 申請號: 201710574299.5
• 申請日: 2017-07-14
• 公開（公告）號: CN107452718B
• 公開（公告）日: 2019-10-29
• 發明（設計）人: 張克林;李呈;馮浪;李大剛
• 申請（專利權）人: 成都華微電子科技有限公司
• 主分類號: H01L23/60
• 分類號: H01L23/60
• 代理公司: 成都惠迪專利事務所(普通合伙) 51215
• 代理人: 劉勛

低天線效應的集成電路以及降低集成電路天線效應的方法，涉及集成電路技術。本發明的集成電路包括襯底區、源極、漏極、柵極和金屬連線，柵極與金屬連線之間為絕緣層，其特征在于，還包括一個泄放電容，泄放電容由第一泄放電容極板和第二泄放電容極板構成，第一泄放電容極板為設置于襯底區上表面和金屬連線之間的泄放區極板，第二泄放電容極板為襯底區的上表面，或者為第二泄放電容極板與襯底區形成電連接的導電板；在第一泄放電容極板和金屬連線之間設置泄放區孔。本發明將累積的等離子刻蝕產生電荷將會被泄放到襯底，從而起到防護天線效應的作用。

技術領域

本發明涉及集成電路技術。

背景技術

1958年美國德州儀器公司的基爾比發明了人類歷史上第一個集成電路，它是將一個晶體管、一個電容以及三個襯底電阻組合在一起，利用手涂上黑蠟作為掩膜。與此同時，美國仙童公司的諾依斯也產生了類似的思想，開發出用于集成電路制造的平面工藝技術，從而推動這一偉大的理念不斷發展至今。1964年，時任仙童公司研發實驗室主任戈登·摩爾在題為“Cramming more components onto integrated circuits”文章中首次提到“doubling of transistor density every 1.5years”這一著名的摩爾定律，推動著集成電路設計與制造工程師從不斷縮小器件特征尺寸的理念逐步拓展到“More than Moore”的理念。

集成電路的每一步前行都伴隨著先進光刻制造工藝的不斷革新。二氧化硅由于其良好的隔離特性以及制造簡易的特點，使得硅元素成為集成電路廣泛的制造材料，被譽為上天賜予的禮物。集成電路制造，通過在硅片上制造具有一定功能特點的電子器件，而后通過淀積層間介質以及導線金屬把器件相互連接，最終制造成為具有特定功能的微芯片。平面工藝技術的思想中提到互聯材料淀積在硅片表面，通過有選擇地去除連接材料，形成由刻蝕技術為主導的互聯圖形。刻蝕的情況取決于待刻蝕圖形的材料以及圖形形狀，如鋁銅合金、多晶硅、隔離島等。

集成電路的刻蝕是指利用物理或者化學的方法有選擇地從硅片表面去除不需要的材料的過程，可以說是在硅片上面復制設計圖形的重要過程。這個刻蝕的過程可以分為干法刻蝕和濕法腐蝕。干法刻蝕是利用氣態的等離子體通過光刻膠的開孔形式與曝露的硅片表面發生反應；濕法刻蝕則是利用化學試劑與硅片表面的物質發生反應。干法刻蝕由于其刻蝕剖面各項異性、良好的刻蝕均勻性以及較小的脫膠光刻膠脫落問題而被普遍用于集成電路制造過程中對金屬材質、多晶硅材質、介質材料的刻蝕。參見圖1，等離子體刻蝕的過程通常是在等離子體刻蝕機16內部完成的。刻蝕反應腔體內部負電極17連接至硅片襯底14，正電極18連接至微波源發生器11，通過微波源11進行等離子體離化。當刻蝕氣體進入反應腔體12，腔體內部的電場19便促使反應物發生分解，絕大部分電子和原子結合產生等離子體，之后反應正離子13由于強大電場的作用向著硅片表面方向進行加速，轟擊硅片表面那些沒有被光刻膠保護的材質15，去除表面曝露的那些材質而完成刻蝕過程。

參見圖2，等離子體刻蝕的過程中，由于等離子體在反應腔內的產生并不能完全保證其均勻性，因此其內部等離子相對較為集中的區域或者刻蝕圖形即金屬或者多晶硅連線21與硅片表面的柵氧化層存在物理連接時，這些電荷就通過有源孔22聚集在柵極23與柵氧化層29界面處，在MOS晶體管的柵氧化層29內部產生陷阱電荷。這些產生的陷阱電荷處于二氧化硅與硅片界面處禁帶中部，很容易與硅交換電荷發生表面復合。當等離子體集中區域所帶的電荷超過柵氧化層介質29所能承受的臨界情況時，柵氧化層29便會發生本征擊穿。在整個集成電路制造過程中，當反應腔內部某處的等離子發生集中以后，這些曝露的金屬材質21或者多晶硅材質21就如同一根根天線一樣，會收集這些電荷而導致其電位逐步上升某些情況下電位上升非常迅速。隨著這些曝露的金屬材質或者多晶硅材質不斷延展，電荷收集的數量便會不斷上升，電壓也就越來越高。