[發明專利]利用工程摻質分布具有超陡逆行井的方法、設備及系統

有效

• 申請號: 201710564163.6
• 申請日: 2017-07-12
• 公開（公告）號: CN107611029B
• 公開（公告）日: 2021-07-09
• 發明（設計）人: 大衛·保羅·波路柯;J·B·約翰遜
• 申請（專利權）人: 格芯(美國)集成電路科技有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及利用工程摻質分布具有超陡逆行井的方法、設備及系統，大體上，在一項具體實施例中，本發明針對一種用于形成晶體管的方法。本方法包括：布植襯底以形成n與p摻雜區其中至少一者；于該襯底上方沉積外延半導體層；穿過該外延層并且部分穿過n與p摻雜區其中至少一者形成溝槽；于該溝槽中形成介電隔離區；通過使該介電隔離區部分凹陷而在該外延半導體層的上部分中形成鰭片；形成與該鰭片的至少兩個表面相鄰的柵極介電質；以及使摻質從該n與p摻雜區其中至少一者至少部分擴散到該外延半導體層內，以形成與該鰭片的底端部分相鄰的擴散摻雜移轉區。

技術領域

本發明大體關于尖端半導體裝置的制造，并且更具體地說，關于利用工程摻質分布具有超陡逆行井的各種方法與結構。

背景技術

制造產業技術爆發已導致許多新式與創新的制造程序。現今的制造程序需要大量重要步驟，尤其是半導體制造程序。這些程序步驟通常需要大體上經過微調以維持適當制造控制的若干輸入。

制造半導體裝置需要若干離散程序步驟，用以從裸半導體材料開始建立已封裝半導體裝置。從半導體材料初始生長、半導體晶體切片成個別晶圓、制作階段(蝕刻、摻雜、離子布植或類似者)到已完成裝置封裝與最終測試等各個程序，彼此間有很大的差異且各有專門用途，因此，可在含有不同控制方案的不同制造位置進行此等程序。

大體上，一組處理步驟使用諸如曝照工具或步進機的半導體制造工具，在有時稱為一批的一半導體晶圓群組上進行。舉一實施例來說，可在半導體晶圓上進行蝕刻程序以在半導體晶圓上塑形對象，諸如多晶硅線路，其各可作用為晶體管的柵極電極。舉另一實施例來說，可形成多條金屬線，例如：鋁或銅，作用為將半導體晶圓上的一個區域連接至另一者的導線。

按照這種方式，可制作集成電路芯片。在一些情況下，集成電路或芯片可包含基于硬寫碼的程序而一起運作的各種裝置。舉例而言，特定應用集成電路(ASIC)芯片可將硬寫碼的程序用于各種操作，例如：啟動與組配程序。將該程序代碼以二進制數據形式硬寫碼到集成電路芯片內。

在設計具有集成電路(例如：CMOS邏輯架構)的各種裝置的布局時，設計人員通常選擇包含各種特征(例如：擴散區、晶體管、金屬線、貫孔等)的預先設計功能胞元，并且策略性地置放這些功能胞元以提供集成電路的主動區。設計布局的一項挑戰為容納日益增加的胞元組件密度，并且依然維持路由安排能力以供連接該等胞元的各種組件。隨著這些組件的尺寸愈來愈小，諸如10nm或更小的集成電路設計，此挑戰愈來愈顯著。

預先設計功能胞元通常用于設計晶體管，諸如金屬氧化物場效晶體管(MOSFET或FET)。FET是一種裝置，其典型包括源極區、漏級區、置于該源極區與該漏級區之間的通道區以及置于該通道區上面的柵極電極。流經FET的電流通過控制施加至柵極電極的電壓來控制。若對柵極電極施加比裝置的臨限電壓更小的電壓，則沒有電流流經裝置(略去非所欲的漏電流，其相對較小)。然而，對柵極電極施加比裝置的臨限電壓相等或更大的電壓時，信道區變為具有導電性，并且允許電流穿過導電通道區在源極區與漏級區之間流動。

為了提升FET的運作速度，并且增加集成電路裝置上FET的密度，裝置設計者多年來已大幅縮減FET的實體尺寸。更具體地說，FET的通道長度已顯著縮減，已使FET的切換速度獲得提升。然而，縮減FET的通道長度亦縮減源極區與漏級區之間的距離。在某些情況下，源極與漏級之間的間隔如此縮減而造成難以使通道的電位有效免于遭受漏級電位負面影響。這有時稱為所謂的短通道效應，其中FET作為主動開關的特性會降低。

FET實質有兩種類型：平面型FET及所謂的3D裝置，諸如說明性finFET裝置，其是一種3維結構。更具體地說，在finFET中，形成大體上垂直而置的鰭形主動區，而且柵極電極將鰭形主動區的側邊及上表面兩者都包圍，用以形成三柵結構，為的是要使用具有3結構而非平面結構的信道。在一些情況下，絕緣覆蓋層(例如：氮化硅)置于鰭片的頂端，并且finFET裝置僅具有雙柵結構。