[發(fā)明專利]一種基于閃存錯誤模式提升LDPC譯碼性能的方法

有效

• 申請?zhí)枺?/td>: 201710558727.5
• 申請日: 2017-07-11
• 公開（公告）號: CN107423159B
• 公開（公告）日: 2019-06-28
• 發(fā)明（設(shè)計）人: 吳非;謝長生;張猛;崔蘭蘭
• 申請（專利權(quán)）人: 華中科技大學
• 主分類號: G06F11/10
• 分類號: G06F11/10;G11C29/42;H03M13/11
• 代理公司: 武漢臻誠專利代理事務(wù)所(普通合伙) 42233
• 代理人: 宋業(yè)斌

本發(fā)明公開了一種基于閃存錯誤模式提升LDPC譯碼性能的方法，TLC NAND閃存每單元存儲3比特數(shù)據(jù)具有高的存儲密度，但是存儲單元之間的干擾較為強烈降低了數(shù)據(jù)可靠性。為了保證數(shù)據(jù)可靠性，具有強糾錯能力的LDPC碼被采用，然而LDPC碼具有高的譯碼復(fù)雜度，當采用沒有被優(yōu)化的LDPC碼會造成譯碼性能的下降。因此，為了提高LDPC譯碼性能，本發(fā)明首先分析了TLC NAND閃存的錯誤模式，然后將錯誤模式轉(zhuǎn)化為LDPC譯碼所需要的外部信息，該外部信息被融入到LDPC的譯碼過程，以此提升LDPC的譯碼性能進而降低譯碼延遲。

技術(shù)領(lǐng)域

本發(fā)明屬于固態(tài)盤存儲技術(shù)領(lǐng)域，更具體地，涉及一種基于閃存錯誤模式提升LDPC譯碼性能的方法。

背景技術(shù)

如今，三級單元(Triple-Level Cell,簡稱TLC)NAND閃存單元被廣泛使用，其原因在于，其每單元存儲有3比特數(shù)據(jù)，因而具有較高的存儲容量。

伴隨著TLC NAND閃存單元之間的干擾增強，使得存儲在單元中的比特數(shù)據(jù)容易發(fā)生錯誤，因此會降低閃存單元中的數(shù)據(jù)可靠性。為了保證數(shù)據(jù)可靠性，糾錯碼(ErrorCorrection Codes,簡稱ECC)被廣泛使用，其中低密度奇偶校驗(Low Density ParityCheck,簡稱LDPC)碼是最常用的一種糾錯碼。

然而，現(xiàn)有的LDPC糾錯算法在保證TLC NAND閃存的數(shù)據(jù)可靠性方面存在一個不可忽略的問題，即現(xiàn)有的LDPC糾錯算法復(fù)雜度高，容易造成譯碼性能低，譯碼延遲高。

發(fā)明內(nèi)容

針對現(xiàn)有技術(shù)的以上缺陷或改進需求，本發(fā)明提供了一種基于閃存錯誤模式提升LDPC譯碼性能的方法，其目的在于，通過首先分析TLC NAND閃存信道的錯誤模式，然后將錯誤模式轉(zhuǎn)化為有利于LDPC譯碼的外部信息，最后該外部信息被融入到LDPC的譯碼判決過程，同時利用該外部信息進行LDPC譯碼初始軟判決信息的優(yōu)化，從而能夠解決現(xiàn)有LDPC糾錯算法復(fù)雜度高，容易造成譯碼性能低和譯碼延遲高的技術(shù)問題。

為實現(xiàn)上述目的，按照本發(fā)明的一個方面，提供了一種基于閃存錯誤模式提升LDPC譯碼性能的方法，其是應(yīng)用在閃存系統(tǒng)中，所述方法包括以下步驟：

(1)生成具有循環(huán)移位特性且元素為0和1的檢驗矩陣H，其中該矩陣H的大小為m×n，且0的元素數(shù)量大于1的元素數(shù)量，其中m＝n(1-r)，m表示在編碼過程中所要生成的冗余位，且n＝k/r，n表示編碼過程中所要生成的碼字長度，k表示閃存頁面大小，r表示碼率；

(2)發(fā)出順序?qū)懨睿鶕?jù)該順序?qū)懨畈⑹褂貌襟E(1)中生成檢驗矩陣H對長度為n的比特序列進行編碼，以生成長度為m的冗余位并將已經(jīng)完成編碼的比特序列傳輸?shù)巾撁婕拇嫫髦校?/p>

(3)將頁面寄存器中的比特序列寫入到TLC NAND閃存的MSB頁，對另外的比特序列和分別重復(fù)執(zhí)行步驟(2)，并將得到的已經(jīng)完成編碼的比特序列寫入TLC NAND閃存的CSB頁，將寫入TLC NAND閃存的LSB頁；

(4)分別提取存儲在MSB頁、CSB頁和LSB頁中的原始比特序列和由于受到TLC NAND閃存信道噪音的干擾而發(fā)生比特錯誤所形成的新比特序列和初始軟判決信息，使用置信度傳播算法對新比特序列和的初始軟判決信息進行LDPC譯碼，以獲得譯碼結(jié)果對應(yīng)的軟信息，根據(jù)初始軟判決信息和譯碼結(jié)果對應(yīng)的軟信息獲得LSB對應(yīng)的外部信息；

(5)使用置信度傳播算法對LSB對應(yīng)的外部信息進行譯碼，對譯碼延遲進行統(tǒng)計，并將譯碼延遲和譯碼結(jié)果發(fā)送到主機端。

優(yōu)選地，閃存頁面大小等于2^a比特，其中a為大于等于9、且小于等于14的自然數(shù))，r的取值范圍在0.75到0.95之間。

優(yōu)選地，步驟(2)中的編碼規(guī)則為