[發明專利]基于FPGA和射頻捷變收發器的收發裝置及設計方法在審
| 申請號: | 201710557486.2 | 申請日: | 2017-07-10 |
| 公開(公告)號: | CN107395218A | 公開(公告)日: | 2017-11-24 |
| 發明(設計)人: | 張陽;嚴旭東;龐立華;欒英姿;吳占生 | 申請(專利權)人: | 西安電子科技大學 |
| 主分類號: | H04B1/00 | 分類號: | H04B1/00;H04B1/40 |
| 代理公司: | 西安長和專利代理有限公司61227 | 代理人: | 黃偉洪 |
| 地址: | 710071 陜西省*** | 國省代碼: | 陜西;61 |
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| 摘要: | |||
| 搜索關鍵詞: | 基于 fpga 射頻 收發 裝置 設計 方法 | ||
1.一種基于FPGA和射頻捷變收發器的收發裝置的設計方法,其特征在于,所述基于FPGA和射頻捷變收發器的收發裝置的設計方法包括以下步驟:
步驟一,用AD936X評估軟件配置對應射頻捷變收發器的設計參數,生成相應的配置文件;
步驟二,FPGA控制模塊通過SPI與AD936X相互通信,所述FPGA控制模塊將配置文件載入AD936X的寄存器中;
步驟三,FPGA控制模塊將基帶發送信號通過ODDR傳輸模式傳輸到AD936X中,經處理后通過射頻發送通道進行發射;
步驟四,回波信號通過AD936X的射頻接收通道進行接收,經AD936X處理后,再通過IDDR傳輸模式傳回到FPGA控制模塊中做數據后處理。
2.如權利要求1所述的基于FPGA和射頻捷變收發器的收發裝置的設計方法,其特征在于,所述步驟一中,確定AD936X的設計參數,采用AD936X評估軟件配置對應射頻捷變收發器的寄存器,生成相應的由控制命令組成的配置文件;所述AD936X適用于多種通信標準,包括頻分雙工和時分雙工系統;設計參數包括:基帶鎖相頻率、發送濾波、接收濾波、數字數據接口、輔助數模轉換器、輔助模數轉換器、外設接口、射頻發送頻率、射頻接收頻率、混合增益控制、基帶濾波校準、直流偏置校準、發送正交校驗。
3.如權利要求1所述的基于FPGA和射頻捷變收發器的收發裝置的設計方法,其特征在于,所述步驟二中的FPGA控制模塊通過SPI與AD936X相互通信,將配置文件中的控制命令依次載入AD936X的寄存器中;通信過程包括讀和寫兩種操作,寫是指FPGA控制模塊將配置文件中的控制命令依次寫入AD936X的相應寄存器中;讀是指AD936X在配置設計參數過程中,當配置到某些鎖相環部分或校驗部分時,需等待鎖定或校驗過程完成后,才能繼續后續操作,為了判斷鎖定或校驗過程是否完成,需將這些寄存器的狀態值讀取出來;
所述AD936X寄存器的特定狀態包括:基帶鎖相環鎖定狀態、接收校驗狀態、發送校驗狀態、接收端鎖相環鎖定狀態、發送端鎖相環鎖定狀態、接收濾波器校準狀態、發送濾波器校準狀態、基帶直流偏置校準狀態、發送正交校驗狀態。
4.如權利要求1所述的基于FPGA和射頻捷變收發器的收發裝置的設計方法,其特征在于,所述步驟二中FPGA控制模塊通過SPI與AD936X相互通信的具體流程包括:
(1)將AD936X配置文件存儲于FPGA控制模塊中;
(2)將AD936X配置文件的控制命令按SPI的接口格式依次載入AD936X寄存器中,并判斷數據傳輸方向;
(3)若數據傳輸方向為讀,則將相應的AD936X寄存器的狀態值讀取出來,并判斷其鎖定或校驗是否完成;若未完成鎖定或校驗,則返回繼續讀取狀態指示,若已完成鎖定或校驗,則返回AD936X配置文件并寫入下一個控制命令;
(4)若數據傳輸方向為寫,則將控制命令寫入AD936X寄存器中,再判斷配置文件中的控制命令是否寫完;若控制命令未寫完,則返回AD936X配置文件并寫入下一個控制命令,若寫完,則配置AD936X寄存器完成。
5.如權利要求1所述的基于FPGA和射頻捷變收發器的收發裝置的設計方法,其特征在于,所述步驟三中的信號發送過程包括:基帶發送信號通過ODDR傳輸模式從FPGA控制模塊傳輸到AD936X中,經過混頻、插值、濾波處理后,通過射頻發送端口進行發射。
6.如權利要求1所述的基于FPGA和射頻捷變收發器的收發裝置的設計方法,其特征在于,所述步驟四中的信號接收過程包括:回波信號通過AD936X的射頻接收通道進行接收,經AD936X的混頻、抽取、濾波等處理后,再通過IDDR傳輸模式傳回至FPGA控制模塊中做數據后處理。
7.如權利要求1所述的基于FPGA和射頻捷變收發器的收發裝置的設計方法,其特征在于,所述AD936X在單片器件上集成了一個或兩個獨立控制的發送通道和接收通道用來構成單發單收或雙發雙收的通信結構,也可以采用多個AD936X構成多發多收的通信結構;
由單個AD936X構成的通信結構,基帶傳輸信號通過ODDR和IDDR傳輸模式組成一路并行數據,在FPGA控制模塊和AD936X之間傳輸;由多個AD936X構成的通信結構,基帶傳輸信號分別通過ODDR和IDDR傳輸模式組成多路并行數據,并在FPGA控制模塊和對應的多個AD936X之間傳輸。
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