[發明專利]一種自動導出PCB線長并產生關系報表的方法

在審

• 申請號: 201710543305.0
• 申請日: 2017-07-05
• 公開（公告）號: CN107330203A
• 公開（公告）日: 2017-11-07
• 發明（設計）人: 徐根福;吳均;王燦鐘
• 申請（專利權）人: 深圳市一博科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 深圳市遠航專利商標事務所(普通合伙)44276
• 代理人: 田志遠,張朝陽

1.一種自動導出PCB線長并產生關系報表的方法，其特征在于，建立整個項目信號時序等長的BUS，確認信號所有連接器件情況，對器件分支的XNET進行設定；鏈接產生XLS表并進行符號轉換，產生信號的長度報表；對XLS內所有BUS建立不同列表，填寫時序等長判定值；具體包括以下步驟：

步驟1、建立需要對整個項目信號時序等長的BUS處理，將信號時序都錄入到ALLEGRO軟件中；

步驟2、整理出所有信號串接電阻信號的關系，對上下拉電阻進行排除，保留對接電阻，并對電阻分支進行XNET設定，對信號不是兩個點產生NET長度，而是中途有分支產生NET的信號電阻進行XNET設定；

步驟3、提取ALLEGRO的相關信息，再按相應的格式對XLS檔進行輸出，并對ALLEGRO的REPORT進行所有信號的長度輸出，粘到EXCEL中，進行符號的替換，使其導出的信號名得到相應的長度信息；

步驟4、對信號和長度的信息進行分類處理，放置到EXCEL的各工作表中；

步驟5、進行信號分支和總NET的MAX、MIN長度，分支和總NET的誤差數值的填寫，而后產生ERROR和PASS兩個判定來確認項目時序等長是否符合要求。

2.根據權利要求1所述的自動導出PCB線長并產生關系報表的方法，其特征在于，在所述步驟1中，在BGA的PIN內提取BUS的信號，或者通過輸入、輸出連接器來提取BUS的信號；

通過ALLEGRO下的EDIT-Property來框選需要的信號，選擇ASSIGN_ROUTE_LAYER參數來設定BUS名。

3.根據權利要求1所述的自動導出PCB線長并產生關系報表的方法，其特征在于，通過ALLEGRO下的Analyze-SI/EMI Sim-Model Assignment程序，并選擇相應的電阻進行XNET設定。

4.根據權利要求1所述的自動導出PCB線長并產生關系報表的方法，其特征在于，在所述步驟3中，運用SKILL的編程功能對ALLEGRO內的數據進行提取，將得到的數據輸入到EXCEL中，而且對XLS檔中數值相加，關系判定直接進行編入。

5.根據權利要求1所述的自動導出PCB線長并產生關系報表的方法，其特征在于，在所述步驟5中，產生EXCEL報表后對報表進行排版，關系式填寫的操作。

6.根據權利要求5所述的自動導出PCB線長并產生關系報表的方法，其特征在于，在排版、填寫的過程中具體包括：

(1)插件工作表Sheet1,然后用ALLEGRO跑出所有長度報表，貼入工作表中；

(2)對每個BUS進行不同工作表分類，形成統一的格式；

(3)填寫相應MAX、MIN長度、長度誤差的判定值；

(4)填寫BUS名、信號及對應的長度；

(5)排版BUS分類欄，項目所有信號與長度欄；

(6)填寫信號的長度總長、MAX值、GROUP誤差、DIFF誤差、關系ERROR及PASS區。