[發明專利]一種并行通信方法

有效

• 申請號: 201710542567.5
• 申請日: 2017-07-05
• 公開（公告）號: CN107291652B
• 公開（公告）日: 2020-06-09
• 發明（設計）人: 鄭儉鋒
• 申請（專利權）人: 深圳市奈瑞特科學技術有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42;G06F13/40
• 代理公司: 深圳市精英專利事務所 44242
• 代理人: 馮筠

本發明公開了一種并行通信方法，用于并行通信的總線連接在一主機與一從機之間，該總線包括一地址數據總線、一讀寫選擇線及一使能鎖存線，通信時，主機通過控制使能鎖存線的電平有效或無效，使從機進入或退出通信狀態；主機通過控制所述讀寫選擇線的電平高低，使從機獲悉主機需要通過所述地址數據總線寫數據或讀數據；寫數據時，主機改變所述讀寫選擇線的電平，使從機獲悉主機通過所述地址數據總線寫數據完畢以輸入主機輸出的寫數據；讀數據時，主機改變所述讀寫選擇線的電平，使從機獲悉主機釋放所述地址數據總線完畢以輸出讀數據給主機。采用該并行通信方法需要主機的引腳數較少、時序環節少、時序寬松且無邏輯沖突，滿足用戶需求。

技術領域

本發明涉及數字電路系統通信領域，尤其涉及一種并行通信方法。

背景技術

近些年來，許多應用把主機(如MCU)與從機(如FPGA)配合起來成為最佳搭檔。比如，MCU負責系統初始化、參數和端口配置等低速功能，FPGA負責數據處理、存取和傳輸等高速功能。那么此時MCU與FPGA之間的通信問題變得非常突出。FPGA屬于可編程器件，引腳的功能允許任意定義，引腳數通常也足夠多，而且，FPGA本質上是一種硬件，它能夠實現嚴格的時序控制。因此，設計MCU與FPGA通信總線的關鍵點或者說瓶頸在于MCU的特性。現有的MCU由于把程序存儲器和數據存儲器集成到片內，已不需要再擴展外部存儲器，因此幾乎所有的MCU(尤其是低端MCU)都取消了傳統的地址總線和數據總線，引腳I/O均為標準的外設接口，此做法大大提高了MCU的易用性、高效性和靈活性。但諸多的標準外設接口并沒有一種是專門用于與FPGA進行互聯的，因而通過控制普通I/O端口實現與FPGA通信成為最簡單可行的方法。另外，由于高速、大容量的處理任務交給了FPGA獨立完成，總線上并沒有高負荷的數據吞吐。因此它對于速度和實時性的要求不高，主要考慮操作簡單，易于實現。歸納起來，采用這種方法存在兩個約束條件，第一，MCU主要用于控制，引腳是MCU最珍貴的資源之一，通常沒有過多的引腳用于通信；第二，MCU用程序控制I/O口的方式來模擬總線時序，并非真正邏輯電路產生的并發時序，它不能嚴格控制信號間的時序匹配。

現有并行總線進行通信時存在或多或少的問題，現舉三種常用的各種芯片級通信并行總線為例：1)如圖5和圖6所示的PC機ISA總線，其總線引腳數為30條，具體包括地址總線：A0-A15、數據總線：D0-D15、控制總線：CS#，RD#，WR#，其優點在于時序環節較少，缺點在于總線引腳數多；2)如圖7和圖8所示的MCS-51單片機總線，其總線引腳數為20條，具體包括地址/數據總線：AD0-AD15、控制總線：ALE，CS#，RD#，WR#，其優點在于總線引腳數相對較少，缺點在于時序環節多；3)如圖9和圖10所示的HCS12單片機MEBI總線，其總線引腳數為18條，具體包括地址/數據總線：AD0-AD15、控制總線：ECLK，R/W#，其優點在于總線引腳數最少，時序環節相對較少，缺點在于出現邏輯沖突(灰色部分)。

鑒于此，需要設計一種引腳數少、時序環節少、時序寬松且無邏輯沖突的并行通信方法。

發明內容

本發明所要解決的技術問題在于提供一種引腳數少、時序環節少、時序寬松且無邏輯沖突的并行通信方法。

為了解決上述技術問題，本發明公開了如下技術方案：一種并行通信方法，用于并行通信的總線連接在一主機與一從機之間，該總線包括一地址數據總線、一讀寫選擇線及一使能鎖存線，通信時，主機通過控制使能鎖存線的電平有效或無效，使從機進入或退出通信狀態；主機通過控制所述讀寫選擇線的電平高低，使從機獲悉主機需要通過所述地址數據總線寫數據或讀數據；寫數據時，主機改變所述讀寫選擇線的電平，使從機獲悉主機通過所述地址數據總線寫數據完畢以輸入主機輸出的寫數據；讀數據時，主機改變所述讀寫選擇線的電平，使從機獲悉主機釋放所述地址數據總線完畢以輸出讀數據給主機。