[發明專利]芯片封裝結構

有效

• 申請號: 201710541143.7
• 申請日: 2017-07-05
• 公開（公告）號: CN108122876B
• 公開（公告）日: 2021-09-17
• 發明（設計）人: 余振華;蔡柏豪;林俊成;蘇安治
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/488
• 分類號: H01L23/488;H01L23/31;H01L21/50
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 張福根;馮志云

提供一種芯片封裝結構，芯片封裝結構包含一芯片結構，一接地凸塊，一導電屏蔽膜。第一接地凸塊，位于芯片結構下方。導電屏蔽膜設置于芯片結構上方并延伸至第一接地凸塊上，導電屏蔽膜電性連接至第一接地凸塊。

技術領域

本發明實施例涉及半導體技術，且特別涉及半導體芯片封裝結構。

背景技術

半導體集成電路(integrated circuit，IC)工業已經歷了快速成長。在集成電路材料和設計上的技術進步產生了數代集成電路，每一代都比前一代具有更小且更復雜的電路。然而，這些進步增加了加工與制造集成電路的復雜性。

在集成電路的發展史中，功能密度(即每一芯片區互連的裝置數目)增加，同時幾何尺寸(即制造過程中所產生的最小的組件(或線路))縮小。此元件尺寸微縮化的工藝一般來說具有增加生產效率與降低相關費用的益處。

然而，由于部件(feature)尺寸持續縮減，制造工藝持續變的更加難以實施。因此，形成越來越小的尺寸的可靠的半導體裝置是個挑戰。

發明內容

在一些實施例中，提供芯片封裝結構，芯片封裝結構包含芯片結構；第一接地凸塊位于芯片結構下方；以及導電屏蔽膜設置于芯片結構上方并延伸至第一接地凸塊上，其中導電屏蔽膜電性連接至第一接地凸塊。

在一些其他實施例中，提供芯片封裝結構，芯片封裝結構包含重布線結構，重布線結構包含介電結構、重分布線和密封環結構，其中重分布線和密封環結構在介電結構中，密封環結構圍繞重分布線，密封環結構包含第一密封環和在第一密封環上方并電性連接至第一密封環的第二密封環，且重布線結構具有第一側壁、第一表面和與第一表面相對的第二表面；芯片結構在第一表面上方；接地凸塊在第二表面上方，其中第一密封環在接地凸塊與第二密封環之間，且接地凸塊與第一密封環和第二密封環投影重迭；以及導電屏蔽膜覆蓋芯片結構和第一側壁，其中導電屏蔽膜、密封環結構和接地凸塊彼此電性連接。

在另外一些實施例中，提供芯片封裝結構的形成方法，此方法包含提供芯片結構和重布線結構，其中重布線結構具有側壁、第一表面和與第一表面相對的第二表面，且芯片結構在第一表面上方；形成接地凸塊和導電凸塊于第二表面上方；以及形成導電屏蔽膜于芯片結構、重布線結構的側壁和第二表面和接地凸塊上方，其中導電屏蔽膜電性連接至接地凸塊。

附圖說明

根據以下的詳細說明并配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件并未必按照比例繪制。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。

圖1A-圖1O為依據一些實施例的形成芯片封裝結構的工藝的各種階段的剖面示意圖。

圖1M-1為依據一些實施例的圖1M中的重布線結構、導電凸塊、接地凸塊的底視圖。

圖1N-1為依據一些實施例的圖1N中的托盤(tray)的上視圖。

圖1O-1為依據一些實施例的圖1O的一區域的放大剖面示意圖。

圖1O-2為依據一些實施例的圖1O中的芯片封裝結構的底視圖。

圖2A-圖2B為依據一些實施例的形成芯片封裝結構的工藝的各種階段的剖面示意圖。

圖2B-1為依據一些實施例的圖2B中的芯片封裝結構的底視圖。

圖3A-圖3B為依據一些實施例的形成芯片封裝結構的工藝的各種階段的剖面示意圖。

圖3B-1為依據一些實施例的圖3B中的芯片封裝結構的底視圖。

圖4為依據一些實施例的形成芯片封裝結構的工藝的一階段的剖面示意圖。

圖5為依據一些實施例的形成芯片封裝結構的工藝的一階段的剖面示意圖。