[發明專利]基于FPGA內SERDES的自適應高速傳輸系統

有效

• 申請號: 201710532840.6
• 申請日: 2017-07-03
• 公開（公告）號: CN107491407B
• 公開（公告）日: 2019-07-12
• 發明（設計）人: 孫垂強;張鵬;張寧;劉吉;馬楠
• 申請（專利權）人: 西安空間無線電技術研究所
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 武瑩

1.基于FPGA內SERDES的自適應高速傳輸系統，其特征在于包括發送模塊、接收模塊，其中

發送模塊，發送自適應訓練序列、實時動態訓練序列至接收模塊；當采樣時鐘沿位于自適應訓練序列并行數據中各數據窗的中心位置且自適應訓練序列的并行數據輸出與發送模塊發送的自適應訓練序列同步且一致時，發送工作數據至接收模塊；

接收模塊，對自適應訓練序列或者工作數據或者實時動態訓練序列進行時延調整，更新時延值，對時延調整后的串行自適應訓練序列或者工作數據或者實時動態訓練序列分別進行1:N串并轉換，使得采樣時鐘沿位于并行數據中各數據窗的中心位置，然后調整自適應訓練序列或者工作數據或者實時動態訓練序列的字偏移，使得并行數據輸出與發送模塊發送的自適應訓練序列或者工作數據同步或者實時動態訓練序列且一致，并更新字偏移的偏移位，同時計算時延變化量，作為時延值的增量；

所述的接收模塊包括自適應訓練接收單元、實時動態調整單元；自適應訓練接收單元，對自適應訓練序列或者工作數據進行時延調整，更新第一時延值，對時延調整后的串行自適應訓練序列或者工作數據進行第一1:N串并轉換，使得采樣時鐘沿位于并行數據中各數據窗的中心位置，然后調整自適應訓練序列或者工作數據的字偏移，使得并行數據輸出與發送模塊發送的自適應訓練序列或者工作數據同步且一致，并更新字偏移的第一偏移位；

實時動態調整單元，對實時動態訓練序列進行時延調整，更新第二時延值，對時延調整后的實時動態訓練序列進行第二1:N串并轉換，使得采樣時鐘沿位于并行數據中各數據窗的中心位置，然后調整實時動態訓練序列的字偏移，使得并行數據輸出與發送模塊發送的實時動態訓練序列同步且一致，并更新字偏移的第二偏移位，然后將當前第二時延值與更新前第二時延值進行做差，得到時延變化量，并作為第一時延值、第二時延值的增量；所述的第一串并轉換根據字偏移的第一偏移位進行，第二串并轉換根據字偏移的第二偏移位進行；第一、第二偏移位初始值為0；所述的時延調整的第一時延值、第二時延值的初值為0，增量初值為1。

2.根據權利要求1所述的基于FPGA內SERDES的自適應高速傳輸系統，其特征在于：所述的接收模塊進行時延調整的方法為：對時延調整的初值或者當前時延值與增量進行求和。

3.根據權利要求1或2所述的基于FPGA內SERDES的自適應高速傳輸系統，其特征在于：所述的接收模塊通過依次將1、2、3…N分別作為字偏移的偏移位使得并行數據輸出與發送模塊發送的自適應訓練序列或者工作數據同步且一致。

4.根據權利要求1或2所述的基于FPGA內SERDES的自適應高速傳輸系統，其特征在于：所述的接收模塊使采樣時鐘沿位于并行數據中各數據窗的中心位置的方法包括如下步驟：

(1)對自適應訓練序列或者工作數據進行時延調整，然后將時延調整后的訓練序列或者工作數據進行1:N串并轉換；

(2)當第一次并行數據輸出連續M個時鐘周期與自適應訓練序列或者工作數據同步且一致時，繼續進行時延調整，直至第二次并行數據輸出連續M個時鐘周期與自適應訓練序列或者工作數據同步且一致，將此時的時延值作為A；

(3)繼續進行時延調整，直至第三次并行數據輸出連續M個時鐘周期與自適應訓練序列或者工作數據同步且一致，將此時的時延值作為B；

(4)將時延調整為(A+B)/2，使得采樣時鐘沿位于并行數據中各數據窗的中心位置。

5.根據權利要求1或2所述的基于FPGA內SERDES的自適應高速傳輸系統，其特征在于：所述的發送模塊、接收模塊通過FPGA的I/O管腳進行數據交互。