[發明專利]半導體器件及其制造方法及包括該器件的電子設備

有效

• 申請號: 201710531812.2
• 申請日: 2017-06-30
• 公開（公告）號: CN107887445B
• 公開（公告）日: 2021-04-16
• 發明（設計）人: 朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L29/10;H01L21/336
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

公開了一種半導體器件及其制造方法及包括該器件的電子設備。根據實施例，半導體器件可以包括：襯底；依次疊置在襯底上的第一源/漏層、溝道層和第二源/漏層，其中，溝道層包括與第一、第二源/漏層不同的半導體材料；以及繞溝道層的外周形成的柵堆疊。這種半導體器件可以是豎直型場效應晶體管(FET)或隧穿FET。

技術領域

本公開涉及半導體領域，具體地，涉及豎直型半導體器件及其制造方法以及包括這種半導體器件的電子設備。

背景技術

在水平型器件如金屬氧化物半導體場效應晶體管(MOSFET)中，源極、柵極和漏極沿大致平行于襯底表面的方向布置。由于這種布置，水平型器件不易進一步縮小。與此不同，在豎直型器件中，源極、柵極和漏極沿大致垂直于襯底表面的方向布置。因此，相對于水平型器件，豎直型器件更容易縮小。

但是，對于豎直型器件，難以控制柵長，特別是對于單晶的溝道材料。另一方面，如果采用多晶的溝道材料，則相對于單晶材料，溝道電阻大大增加，從而難以堆疊多個豎直型器件，因為這會導致過高的電阻。

發明內容

有鑒于此，本公開的目的至少部分地在于提供一種能夠很好地控制柵長的豎直型半導體器件及其制造方法以及包括這種半導體器件的電子設備。

根據本公開的一個方面，提供了一種半導體器件，包括：襯底；依次疊置在襯底上的第一源/漏層、溝道層和第二源/漏層，其中，溝道層包括與第一、第二源/漏層不同的半導體材料；以及繞溝道層的外周形成的柵堆疊。

根據本公開的另一方面，提供了一種制造半導體器件的方法，包括：在襯底上設置第一源/漏層；在第一源/漏層上外延生長溝道層；在溝道層上外延生長第二源/漏層；在第一源/漏層、溝道層和第二源/漏層中限定該半導體器件的有源區；以及繞溝道層的外周形成柵堆疊。

根據本公開的另一方面，提供了一種電子設備，包括由上述半導體器件形成的集成電路。

根據本公開的實施例，第一源/漏層和第二源/漏層可以具有相同導電類型的摻雜，從而半導體器件構成豎直型場效應晶體管(FET)?；蛘撸谝辉?漏層和第二源/漏層具有不同導電類型的摻雜，從而半導體器件構成豎直型隧穿FET。

根據本公開的實施例，柵堆疊繞溝道層的外周形成且溝道形成于溝道層中，從而柵長由溝道層的厚度確定。溝道層例如可以通過外延生長來形成，從而其厚度可以很好地控制。因此，可以很好地控制柵長。溝道層的外周相對于第一、第二源/漏層的外周可以向內凹入，從而柵堆疊可以嵌入該凹入中，減少或甚至避免與源/漏區的交迭，有助于降低柵與源/漏之間的寄生電容。另外，溝道層可以是單晶半導體材料，可以具有高載流子遷移率和低泄漏電流，從而改善了器件性能。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1至11示出了根據本公開實施例的制造半導體器件的流程的示意圖；

圖12至21示出了根據本公開另一實施例的制造半導體器件的流程的示意圖；以及

圖22至24示出了根據本公開另一實施例的制造半導體器件的流程中部分階段的示意圖。

貫穿附圖，相同或相似的附圖標記表示相同或相似的部件。

具體實施方式

以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。