[發明專利]一種采用UART接口更新FPGA固化程序的結構及方法

有效

• 申請號: 201710529720.0
• 申請日: 2017-07-02
• 公開（公告）號: CN107341034B
• 公開（公告）日: 2021-06-18
• 發明（設計）人: 胡志東;陳路俊;馬瑞
• 申請（專利權）人: 中國航空工業集團公司雷華電子技術研究所
• 主分類號: G06F8/61
• 分類號: G06F8/61
• 代理公司: 北京航信高科知識產權代理事務所(普通合伙) 11526
• 代理人: 高原

1.一種采用UART接口更新FPGA固化程序的裝置，其特征在于，包括上位機（1）、電平轉換器（2）、FPGA（3）、CPLD（4）、FLASH（5），通過電平轉換器（2）將上位機（1）串口電平與FPGA（3）接口電平匹配，FPGA（3）還具有多個管腳接口，其中包括3路用于讀寫FLASH（5）數據的可復用配置管腳、1路用于加載FLASH（5）數據的專用配置時鐘管腳、1路用于用戶燒錄FLASH（5）數據的自定義配置時鐘管腳、1路用于控制FPGA（3）加載FLASH（5）數據的專用配置復位管腳、以及a、b、c三路通用管腳，其中，FPGA（3）的c通用管腳根據燒錄與否選擇何種時鐘管腳作為FLASH（5）時鐘輸入源；

其中，上位機（1）的UART接口總線發送端a與電平轉換器（2）的a相連，UART接口總線接收端b與電平轉換器（2）的b相連；電平轉換器（2）的c端與FPGA（3）的a通用管腳相連，電平轉換器（2）的d端與FPGA（3）的b通用管腳相連，FPGA（3）中的可復用配置管腳FCS_B與FLASH（5）中的片選信號CS相連，FPGA（3）中的可復用配置管腳D00_MOSI與FLASH（5）中的數據輸入端D0相連，FPGA（3）中的可復用配置管腳D01_DIN與FLASH（5）中的數據輸出端D1相連；FPGA（3）中的專用配置時鐘管腳CCLK與CPLD（4）中的b通用管腳相連，FPGA（3）中的用戶定義配置時鐘管腳USR_CCLK與CPLD（4）的c通用管腳相連，FPGA（3）的c通用管腳與CPLD（4）中的c通用管腳相連，FPGA（3）中的通用管腳用來選擇CPLD（4）的d端輸出信號是FPGA（3）的專用配置時鐘管腳CCLK或者FPGA（3）的用戶定義配置時鐘管腳USR_CCLK ,FLASH（5）的工作時鐘SCLK與CPLD（4）的d通用管腳相連, FPGA（3）的專用配置復位管腳PROGRAM_B與CPLD（4）的e通用管腳相連。

2.一種采用UART接口更新FPGA固化程序的方法，其特征在于，包括如下步驟：

步驟一：連接權利要求1所述采用UART接口更新FPGA固化程序的裝置中的電路線路；

步驟二：上位機（1）將寫入數據分為多塊數據包；

步驟三：上電初始化，選擇FPGA（3）專用配置時鐘管腳與CPLD（4）的b通用管腳相連，通過專用配置復位管腳控制FPGA（3）讀取FLASH（5）數據；

步驟四：上位機（1）通過電平轉換器（2）向FPGA（3）發送燒錄FLASH（5）固化程序請求；

步驟五：通過通用管腳選擇FPGA（3）自定義配置時鐘管腳與CPLD（4）的c通用管腳相連；

步驟六：上位機（1）向FPGA（3）發送FLASH（5）擦除指令；

步驟七：FPGA（3）讀取FLASH（5）狀態寄存器值判斷擦除操作是否結束；

步驟八：上位機（1）向FPGA（3）發送FLASH（5）數據寫入指令，FPGA（3）將接收到的數據逐一寫入至FLASH（5）存儲器中；

步驟九：FPGA（3）讀取FLASH（5）狀態寄存器值判斷該塊數據包寫入數據操作是否結束，該數據包寫入結束按照步驟八進行下一數據包的寫入。