[發明專利]一種MПИ總線控制與信息記錄方法及系統在審
| 申請號: | 201710524000.5 | 申請日: | 2017-06-30 |
| 公開(公告)號: | CN107329427A | 公開(公告)日: | 2017-11-07 |
| 發明(設計)人: | 唐青山;李金彪;劉申豫 | 申請(專利權)人: | 中國航空工業集團公司雷華電子技術研究所 |
| 主分類號: | G05B19/042 | 分類號: | G05B19/042 |
| 代理公司: | 北京航信高科知識產權代理事務所(普通合伙)11526 | 代理人: | 高原 |
| 地址: | 214063 *** | 國省代碼: | 江蘇;32 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 總線 控制 信息 記錄 方法 系統 | ||
技術領域
本發明涉及總線控制與數據處理技術領域,具體涉及一種MПИ總線控制與信息記錄方法及系統。
背景技術
蘇式飛機采用俄制原裝的火控雷達,它由控制中心計算機通過MПИ(QBus)總線和雷達的其他部件進行通訊,交換數據,驅動雷達進行工作。為了研究分析雷達工作情況,需要對雷達工作過程中產生的總線數據進行必要的分析總結,同時需要模擬控制計算機對雷達發送相關控制指令進行測試。因此需要有一項技術能夠在不影響雷達工作的情況下接入雷達控制總線,采集雷達工作數據同時能夠模擬總線主設備對MПИ(QBus)總線進行控制完成特定操作。
針對蘇式雷達的數據分析與測試,以往使用邏輯分析儀和示波器采集電平信號來實現,傳統方法存在以下主要缺點:
1)邏輯分析儀和示波器價格昂貴;
2)邏輯分析儀和示波器體積和重量大,不便于外場攜帶;
3)傳統方法在數據采集過程中容易產生毛刺,對數據分析起到較大干擾作用,導致數據分析不準確;
4)傳統方法無法濾除無效數據,容易干擾數據分析;
5)傳統方法存儲數據信息為模擬電平信息,后期進行數據分析極為不便;
6)傳統方法只能被動接收數據,無法模擬主設備對總線進行控制。
發明內容
為了解決上述問題,本發明提供了一種MПИ總線控制與信息記錄方法及系統,實時采集MПИ(QBus)總線的信息,包含地址、數據、讀寫操作、幀號,并將接收到的信息轉換處理,通過USB接口將處理后的信息發往上位機,在上位機通過軟件將信息整理并按表格形式存儲以便對其進行分析,同時具備向總線發送相關指令控制總線設備工作的功能。
本發明首先提供了一種MПИ總線控制與信息記錄方法,其包括總線控制流程與信息記錄流程,分別如下。
信息記錄過程:
步驟11、對所述MПИ總線進行適配,包括對輸入的所述MПИ總線信號進行端接,提供所述MПИ總線驅動電平,并通過OC門隔離驅動將所述驅動電平變換為TTL電平輸出;
步驟12、對所述MПИ總線信號進行采樣,將采樣的數據發送至數據緩存單元;
步驟13、對所述數據緩存單元的數據進行譯碼,轉換為上位機能夠識別的數據格式;
步驟14、將所述轉換后的數據發送給上位機;
步驟15、上位機對所述數據圖形化顯示并按照表格形式存儲;
總線控制過程:
步驟21、對所述MПИ總線進行適配,包括對輸入的所述MПИ總線信號進行端接,通過OC門隔離驅動將TTL電平變換為驅動電平,并提供給所述MПИ總線;
步驟22、接收上位機對總線的操作指令;
步驟23、對所述指令進行解析,并對解析后的指令進行編碼;
步驟24、將編碼后的指令發送至數據緩存單元;
步驟25、根據特定總線控制功能產生相應的時序信號,將數據緩存單元中的數據通過電平信號發送到總線上。
優選的是,所述步驟14中,包括首先將數據通過USB轉換芯片轉換為USB傳輸格式,再通過USB發送給上位機。
優選的是,在步驟22中,接收上位機對總線的操作指令之后,包括將操作指令通過USB轉換芯片轉換為待處理數據。
優選的是,在步驟11和/或步驟21中,對輸入的所述MПИ總線信號進行端接時,在輸入信號端設置有防靜電模塊,用于防止靜電損壞儀器內部電子元件。
優選的是,所述步驟12中,在信號采集之前,通過濾波模塊進行濾波處理。
本發明另一方面提供了一種MПИ總線控制與信息記錄系統,主要包括:
MПИ總線適配模塊,用于對輸入的MПИ總線信號進行端接,通過OC門隔離驅動實現驅動電平與TTL電平之間的轉換;
信號收發單元,用于對總線數據進行采樣,以及將數據發送到總線上;
數據緩存單元,包括發送和接收存儲器,所述接收存儲器用于緩存MПИ總線端采集的數據,所述發送存儲器用于緩存待發送數據;
邏輯控制單元,用于對所述MПИ總線控制與信息記錄系統的下位機進行邏輯控制,對數據進行編碼譯碼,以及根據特定總線控制功能產生相應的時序信號;
上位機圖形化軟件,對采集的數據進行解析并圖形化顯示,將解析后的數據進行表格化存儲,以及向所述下位機發送控制指令。
優選的是,所述發送和接收存儲器大小均設置為2Kx8bit。
優選的是,所述發送和接收存儲器通過FPGA構建。
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