[發明專利]一種基于異步數據通路的密碼芯片

有效

• 申請號: 201710523868.3
• 申請日: 2017-06-30
• 公開（公告）號: CN107302432B
• 公開（公告）日: 2020-06-09
• 發明（設計）人: 何安平;吳盡昭;郭慧波;馮廣博;劉曉慶;熊菊霞;王娟
• 申請（專利權）人: 何安平
• 主分類號: H04L9/30
• 分類號: H04L9/30;H04L9/00
• 代理公司: 北京方圓嘉禾知識產權代理有限公司 11385
• 代理人: 董芙蓉

1.一種基于異步數據通路的密碼芯片，其特征在于，包括一級模塊RSA_moudle，二級模塊LR_moudle和PRO_moudle，三級模塊Montgeory_moudle；

所述三級模塊Montgeory_moudle采用CIOS硬件，微流水控制部分包括For_0_fire模塊和For_3_fire模塊；

For_0_fire模塊中還內嵌For_1_fire，For_2_fire，Modr，/R_fire和一些緩沖銜接click模塊，計數器count1配合判斷電路JC控制for循環的計數的次數，配合3個D觸發器退出for循環；

For_1_fire微流水控制模塊中，計數器count0配合判斷電路JC控制for循環的計數的次數，配合3個D觸發器退出for循環；

Modr中由click模塊和D觸發器控制Modr模塊的時序；

For_2_fire微流水控制模塊中，計數器count0配合判斷電路JC控制for循環的計數的次數，配合3個D觸發器退出for循環；

/R_fire內部由click模塊和D觸發器控制/R_fire模塊的時序；

For_3_fire微流水控制模塊中，計數器count2配合判斷電路JC控制for循環的計數的次數，配合3個D觸發器退出for循環；

電路所需的功能模塊包括以下硬件：

Mux_mul：64bit的3路數據選擇器，使用4個，兩個作為64bit乘法器的選擇輸入，兩個作為64bit加法器的選擇輸入；

Mux_C：64bit的6路數據選擇器，使用1個作為進bit寄存器的選擇輸入；

Mux_add128：128bit的5路數據選擇器，使用2個作為128bit加法器的選擇輸入；

Mux_shiftt：64bit的7路數據選擇器，使用1個作移bit寄存器T的選擇輸入；

ADD_6：64bit超前進bit加法器；

ADD_128：128bit超前進bit加法器；

mul_64：64bit乘法器；

Count：7bit輸出計數器，使用9個，分別用于記錄計算的次數；

Shift_a：1023bit移bit寄存器，1023bit輸入，64bit輸出，操作輸入數in_a；

Shift_b：1023bit移bit寄存器，1023bit輸入，64bit輸出，操作輸入數in_b；

Shift_n：1023bit移bit寄存器，1023bit輸入，64bit輸出，操作輸入數N；

Shift_n0：1023bit移bit寄存器，1023bit輸入，64輸出,操作輸入數N；

Shift_s0：1023bit移bit寄存器，1023bit輸入，64bit輸出,操作輸入數N；

Shift_s1：1023bit移bit寄存器，1023bit輸入，64bit輸出,操作緩沖數T；

Shift_s2：1023bit移bit寄存器，1023bit輸入，64bit輸出,操作緩沖數T；

Shift_abmodn：1023bit移bit寄存器，1023bit輸入，64bit輸出,操作輸出數abmodn；

Shift_t：1151bit移bit寄存器，64bit輸入，1151bit輸出用中間結果暫存；二級LR_moudle模塊的微流水控制內部，Ready_fire為click0~click20，For_fire為click21~click31，out_fire為click32~click36，包括以下硬件：

Mux_abr-1modn：1024bit的4路數據選擇器，使用兩個作為ABR-1modn的選擇輸入，

使用兩個作為64bit加法器的選擇輸入；

Mux_buf：1024bit的2路數據選擇器，使用2個作為Reg_a和Reg_b的選擇輸入；

Reg_a：1024bit移bit寄存器，用來儲存ABR-1modn模塊輸出的中間值；

Reg_b：1024bit移bit寄存器，用來儲存ABR-1modn模塊輸出的中間值；

Count：8bit輸出計數器，使用9個，分別用于記錄計算的次數；

Shift_e：1024bit位移bit寄存器，1024bit輸入，1bit輸出，操作輸入數e。

2.根據權利要求1所述的基于異步數據通路的密碼芯片，其特征在于，所述密碼芯片采用87個click模塊組成整個異步實現CIOS算法的異步相對時序。