[發明專利]產生多路相參模擬信號的裝置

在審

• 申請號: 201710522651.0
• 申請日: 2017-06-30
• 公開（公告）號: CN107247252A
• 公開（公告）日: 2017-10-13
• 發明（設計）人: 羅豐;鄭朋偉;任佩;雒梅逸香;陳世超;廖志佳;何海波;李詠
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G01S7/02
• 分類號: G01S7/02;G01S7/40
• 代理公司: 陜西電子工業專利中心61205
• 代理人: 王品華,朱紅星

技術領域

本發明屬于雷達信號處理技術領域，尤其涉及一種產生多路相參模擬信號的裝置，可用于雷達發射機。

背景技術

相參是指兩個或兩個以上的信號之間有固定的相位關系，在一些雷達測試應用中，往往需要產生多路時間同步或相位相參的射頻或微波信號。傳統的多路相參信號產生方法有以下兩種：

1、利用多臺高性能的信號源搭建一個系統，其中一臺信號源作為主設備，提供同步時鐘和觸發信號，其他信號源作為從設備，接收主設備發生的同步時鐘和觸發信號并產生與主設備同步的時鐘信號。這種利用多臺信號源搭建的系統的方法存在的不足是，每多產生一路相參信號，則需要多一臺信號源，當需要產生幾十路甚至幾百路相參信號時，該方法已經不能適用。

2、基于中頻采樣定理，采用多路數控振蕩器NCO并行工作的高速信號發生器的方案，利用現場可編程門陣列FPGA完成高速數字信號產生部分，利用高性能數模轉換芯片完成模擬輸出部分。FPGA產生同步信號及數據，經過多個數模轉換芯片后便能產生多路相參的模擬信號。根據采樣定理，該方法輸出的信號頻率受限于FPGA的內部時鐘頻率，因此該方法適用于產生的模擬信號頻率在幾十兆赫茲以內的情況，當需求信號頻率為上百兆赫茲的情況時，該方法便不能滿足要求。

四川成都聯幫微波通信工程有限公司提的專利申請“多路相參信號頻率合成器”(專利申請CN 201220383269.9公開號CN 202679346B)公開了多路相參信號頻率合成器。該專利申請所公開的多路相參頻率合成器包括PC機、母板、控制電路、直接數字頻率合成DDS電路、晶振、鎖相環PLL、16路混頻器和延遲電路，所述控制電路包括一個主控制器和三個從控制器，所述DDS電路包一個主DDS和三個從DDS，其中主DDS與主控制器相連，三個從DDS與三個從控制器相連，獲取控制電路輸出的控制信號，所述PLL產生兩種信號，分別作為16路混頻器的本振信號和中頻信號，主DDS和主控制器同時控制從DDS的時鐘，從而使四個4路DDS產生高分辨率、低相噪、幅度相位一致性信號，控制電路通過母板獲取PC機的控制信號，補償DDS電路中各個通道的相位、幅度差值。

該專利公開的多路相參信號頻率控制器存在的不足是，首先，該方法選用的DDS芯片僅能實現波形頻率上的捷變，輸出波形單一，不能適用于輸出非線性調頻信號、雜波信號等復雜波形的情況；其次，該方法采用的DDS芯片AD9959內部采樣頻率最高僅為500MHz，輸出波形頻率分辨率較低，頻帶窄；最后，該方法采用的相參技術是利用四塊控制器分別控制四路DDS芯片，控制電路復雜且拓展性不強。

發明內容

本發明的目的在于針對上述已有技術的不足，提出一種產生多路相參模擬信號的裝置，以增加輸出信號的種類，提高輸出信號的頻帶寬度，拓展信號模擬器的應用范圍。

為實現上述目的，本發明產生多路相參模擬信號的裝置，包括外部信號源、模擬功分器、960M頻率源、信號產生器和數字功分器，其特征在于：

所述信號產生器包括：依次相連的基帶數據產生電路、控制電路、正交數字上變頻QDUC電路和濾波電路；

數字功分器跨接在控制電路和QDUC電路之間，形成同步信號的反饋電路；

模擬功分器與控制電路的輸入端相連，用于接收配置時鐘；

960M頻率源與QDUC電路的輸入端相連，用于接收參考時鐘。

上述裝置，其特征在于數字功分器包括功分電路和電源電路；

所述功分電路，其輸入端與QDUC電路相連，用于產生多路同步信號；其輸出端與控制電路相連相連，用于發送相參的同步信號；

所述電源電路，其功分電路相連，用于為功分電路提供工作電壓。

上述的裝置，其特征在于基帶數據產生電路包括1個第一可編程邏輯陣列FPGA1，1個DDR3存儲器，1個第一光纖接收器和10個光纖發送器；

所述FPGA1與DDR3雙向連接，用于緩存接收和發送的數據、控制DDR3的存儲與讀取和控制數據的接收和發送；

所述第一光纖接收器與FPGA連接，用于接收外部設備發送的基帶數據；

所述10個光纖發送器與FPGA連接，用于發送DDR3存儲的數據。

上述的裝置，其特征在于控制電路包括1個第二可編程邏輯陣列FPGA2，2個四功分器和1個第二光纖接收器；

所述FPGA2與第二光纖收發器雙向連接，用于接收基帶數據和控制數據的發送；

所述2個四功分器，其均與QDUC電路的輸入端相連，用于為QDUC電路提供參考時鐘和同步信號。