[發(fā)明專利]基于FPGA的100G以太分流方法及系統(tǒng)在審
| 申請?zhí)枺?/td> | 201710516003.4 | 申請日: | 2017-06-29 |
| 公開(公告)號: | CN107317761A | 公開(公告)日: | 2017-11-03 |
| 發(fā)明(設(shè)計)人: | 聶林川;姜凱;王子彤 | 申請(專利權(quán))人: | 濟(jì)南浪潮高新科技投資發(fā)展有限公司 |
| 主分類號: | H04L12/801 | 分類號: | H04L12/801;H04L12/803;H04L12/823;H04L12/891 |
| 代理公司: | 濟(jì)南信達(dá)專利事務(wù)所有限公司37100 | 代理人: | 劉繼枝 |
| 地址: | 250100 山東省濟(jì)南市*** | 國省代碼: | 山東;37 |
| 權(quán)利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關(guān)鍵詞: | 基于 fpga 100 以太 分流 方法 系統(tǒng) | ||
1.基于FPGA的100G以太分流方法,其特征在于,該方法是通過100GE接收模塊、報文解析邏輯模塊、多元組匹配邏輯模塊、策略分流邏輯模塊、10G以太輸出接口模塊和統(tǒng)計調(diào)式模塊;將上述各個模塊通過Verilog語言進(jìn)行行為級描述,編譯形成網(wǎng)表文件綜合映射后下載至FPGA,其中100GE接收模塊接收來自骨干網(wǎng)100G流量并衰減超長超短包,后將剩余流量送至報文解析邏輯模塊提取多元組,通過策略分流邏輯模塊將擴(kuò)展后的多元組作為哈希輸入進(jìn)行計算得到分流輸出接口。
2.根據(jù)權(quán)利要求1所述的基于FPGA的100G以太分流方法,其特征在于,該方法的步驟如下:
步驟1)100GE接收模塊接收進(jìn)去FPGA接口100G接口的數(shù)據(jù)流,并從所述的數(shù)據(jù)流中檢索出所有有效的數(shù)據(jù)報文,根據(jù)報文尾部CRC字段檢測報文完整性,不完整的報文作標(biāo)簽標(biāo)記,待后續(xù)邏輯做錯包處理;完整的報文進(jìn)行超長超短識別并丟棄,正常的報文被封裝為單周期768bits輸出給后續(xù)邏輯使用;
步驟2)通過報文解析邏輯模塊接收來自100GE接收模塊輸出的報文,并識別報文是否是IP報文,對非IP報文的處理根據(jù)用戶配置選擇丟棄或者指定端口轉(zhuǎn)發(fā);對于IP報文,存在MPLS和VLAN層擴(kuò)展層的報文將其擴(kuò)展層剝離,保留純IP報文后提取多元組元素,并將多元組進(jìn)行調(diào)整后輸出給下一邏輯模塊;
步驟3)通過多元組匹配邏輯模塊接收來自報文解析邏輯模塊輸出的多元組,并輸入TCAM處理芯片進(jìn)行快速匹配,并輸出匹配結(jié)果,無論匹配是否成功都輸出對匹配報文處理action動作;
步驟4)通過策略分流邏輯模塊接收多元組匹配邏輯模塊的匹配結(jié)果action,并根據(jù)action動作標(biāo)識處理報文;
步驟5)通過10G以太輸出接口模塊接收策略分流邏輯模塊分流后的報文,首先根據(jù)單周期報文長度768bits轉(zhuǎn)換為單周期128bits,并接入sfp_10gbase模塊后報文輸出。
3.根據(jù)權(quán)利要求2所述的基于FPGA的100G以太分流方法及系統(tǒng),其特征在于,所述的步驟2)中多元組元素為源目IP、源目端口、協(xié)議類型。
4.根據(jù)權(quán)利要求2所述的基于FPGA的100G以太分流方法,其特征在于,所述的步驟4)的具體操作如下:
1)匹配失敗即action[36]=1’b0,邏輯根據(jù)default動作action[3:0]來處理報文,action=4’b1111表示指定端口輸出,否則丟棄報文處理;
2)匹配成功即action[36]=1’b1,邏輯根據(jù)action[15:13]動作識別報文輸出方式,action[15:13]=2’b00表示指定端口輸出,action[15:13]=2’b01表示分組分流輸出,action[15:13]=2’b10表示組播輸出,其中指定端口輸出的端口為action[8:4],分組分流輸出需要哈希運算,運算輸入由action[12:9]哈希策略決定。
5.基于FPGA的100G以太分流系統(tǒng),其特征在于,該系統(tǒng)由100GE接收模塊、報文解析邏輯模塊、多元組匹配邏輯模塊、策略分流邏輯模塊、10G以太輸出接口模塊和統(tǒng)計調(diào)式模塊構(gòu)成,上述各個模塊通過Verilog語言進(jìn)行行為級描述,編譯形成網(wǎng)表文件綜合映射后下載至FPGA。
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息,商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于濟(jì)南浪潮高新科技投資發(fā)展有限公司,未經(jīng)濟(jì)南浪潮高新科技投資發(fā)展有限公司許可,擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作,請聯(lián)系【客服】
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