[發明專利]一種接口電路有效
| 申請號： | 201710505724.5 | 申請日： | 2017-06-28 |
| 公開（公告）號： | CN107094014B | 公開（公告）日： | 2023-10-03 |
| 發明（設計）人： | 孔亮;莊志青;職春星 | 申請（專利權）人： | 燦芯半導體（上海）股份有限公司 |
| 主分類號： | H03K19/0185 | 分類號： | H03K19/0185 |
| 代理公司： | 蘇州簡理知識產權代理有限公司 32371 | 代理人： | 柯夏荷 |
| 地址： | 201203 上海市浦東新區自由*** | 國省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 接口 電路 | ||
1.一種接口電路，其特征在于，其包括：
第一輸出邏輯單元，其接收輸出數據輸入和校驗值輸入，并基于輸出數據和校驗值得到第一組驅動信號，將該組驅動信號通過多個輸出端輸出；
第一輸出驅動組合，其包括多個并聯的第一輸出驅動晶體管以及分別與各個第一輸出驅動晶體管串聯的多個第一電阻，每個第一輸出驅動晶體管的源極接電源，每個第一輸出驅動晶體管的漏極與對應的第一電阻的一端相連，對應的第一電阻的另一端與接口電路的輸出端相連，各個第一輸出驅動晶體管的柵極分別與對應的第一輸出邏輯單元的多個輸出端相連；
第二輸出邏輯單元，其接收輸出數據輸入和校驗值輸入，并基于輸出數據和校驗值得到第二組驅動信號，將該組驅動信號通過多個輸出端輸出；
第二輸出驅動組合，其包括多個并聯的第二輸出驅動晶體管及分別與各個第一輸出驅動晶體管串聯的多個第一電阻，每個第二輸出驅動晶體管的源極接地，每個第二輸出驅動晶體管的漏極與對應的第二電阻的一端相連，對應的第二電阻的另一端與接口電路的輸出端相連，各個第二輸出驅動晶體管的柵極分別與對應的第二輸出邏輯單元的多個輸出端相連；
在短自校準模式下，在輸出數據為0時，將所述校驗值輸入所述第一輸出邏輯單元，第一輸出邏輯單元利用新的校驗值更新原來的校驗值，在輸出數據為1時，第一輸出邏輯單元不接收新的校驗值；
在短自校準模式下，在輸出數據為1時，將所述校驗值輸入所述第二輸出邏輯單元，第二輸出邏輯單元利用新的校驗值更新原來的校驗值，在輸出數據為0時，第二輸出邏輯單元不接收新的校驗值。
2.根據權利要求1所述的接口電路，其特征在于，其還包括：
第一多選擇輸入門，其在輸出數據為0時，將輸入端的數據輸出至其輸出端，在輸出數據為1時，不將輸入端的數據輸出至其輸出端，第一多選擇輸入門的輸入端輸入校驗值；
第二多選擇輸入門，其在輸出數據為1時，將輸入端的數據輸出至其輸出端，在輸出數據為0時，不將輸入端的數據輸出至其輸出端，第二多選擇輸入門的輸入端輸入校驗值。
3.根據權利要求1所述的接口電路，其特征在于，
在輸出數據為1時，第一輸出邏輯單元基于輸出數據和校驗值得到第一組驅動信號，以使得部分第一輸出驅動晶體管導通，部分第一輸出驅動晶體管截止，第二輸出邏輯單元基于輸出數據和校驗值得到第二組驅動信號，以使得所有第二輸出驅動晶體管截止；
在輸出數據為0時，第一輸出邏輯單元基于輸出數據和校驗值得到第一組驅動信號，以使得所有第一輸出驅動晶體管截止，第二輸出邏輯單元基于輸出數據和校驗值得到第二組驅動信號，以使得部分第二輸出驅動晶體管導通，部分第二輸出驅動晶體管截止。
4.根據權利要求1所述的接口電路，其特征在于，第一輸出驅動晶體管為PMOS晶體管，第二輸出驅動晶體管為NMOS晶體管。
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