[發明專利]一種實數交叉型復系數FIR濾波器

有效

• 申請號: 201710487936.5
• 申請日: 2017-06-23
• 公開（公告）號: CN109120241B
• 公開（公告）日: 2022-03-22
• 發明（設計）人: 許家安;顧琴昱;李冬溫
• 申請（專利權）人: 北京遙感設備研究所
• 主分類號: H03H17/00
• 分類號: H03H17/00
• 代理公司: 中國航天科工集團公司專利中心 11024
• 代理人: 孔曉芳

本發明涉及一種實數交叉型復系數FIR濾波器，包括：乘法器(1)、加法器(2)和延時器(3)；所述乘法器(1)、加法器(2)、延時器(3)組成交叉型結構。本發明根據信道化實現過程中多相濾波前的相移因子的值分別為1、i、?1、?i，這四個值都在復數域的坐標軸，在計算的過程中只會出現純虛數和實數，避開了復數乘法的運算，且和實數FIR濾波器具有相同的運算量。N階的FIR基帶低通濾波器共需要乘法器N個，大大的節省了FPGA的乘法器資源，從而提高了FPGA的使用效率。

技術領域

本發明涉及一種濾波器，特別是一種實數交叉型復系數FIR濾波器。

背景技術

現代電磁信號環境越來越復雜密集，要求電子戰接收機必須具有很寬的處理帶寬、高靈敏度、大動態范圍、多信號并行處理和大量信息實時處理的能力。而數字信道化接收機不僅可以較好的滿足上述要求，還可實現監視信道內信號的全概率截獲。

數字信道化的實現是寬帶數字接收機的基礎核心，目前廣泛采用基于多相濾波的數字信道化結構。由于信道化過程都是在FPGA中實現的，而基于多相濾波的數字信道化結構中我們會用到FIR濾波器，濾波器的實現中涉及到大量的復數運算，信道化的實現過程占用了FPGA的大量的乘法器資源，這樣在多路輸入的信道化接收機中就不得不采用多片FPGA來解決這個問題，但是多片FPGA又增加了系統的功耗，同時也增加了不同芯片之間數據通信出現誤碼的風險，因此怎樣優化信道化的實現過程，降低FPGA乘法器資源的使用率，是多路輸入信道化接收機需要解決的問題。

發明內容

本發明目的在于提供一種實數交叉型復系數FIR濾波器，避開復數乘法的運算，節省FPGA的乘法器資源。

一種實數交叉型復系數FIR濾波器，包括：乘法器、加法器和延時器。

待濾波數據和濾波器系數分別連接至乘法器的輸入端，乘法器的輸出和濾波器上一級運算節點輸出的虛部分別連接至加法器的輸入端，加法器輸出作為下一級濾波器的實部輸入；濾波器上一級運算節點輸出的實部連接至延時器的輸入，延時器的輸出作為下一級濾波器的虛部輸入。

本發明根據多相濾波前的相移因子的值分別為1、i、-1、-i，且這四個值都在復數域的坐標軸上，提出了一種FIR濾波器實現結構，單元結構由乘法器、加法器、延時器組成的交叉型結構避開了復數運算，實現了虛數運算的效果。

一種實數交叉型復系數FIR濾波器結構具體為：單元結構的輸入為：復數實部Re[f(n)]和虛部Im[f(n)]，濾波器系數h(i)與輸入信號x(n)通過乘法器相乘加上實部Re[f(n)]，加法器的輸出作為下一級的復數的輸入，單元結構的輸入虛部Im[f(n)]經過一個時鐘的延時器作為下一級的實數端的輸入。

本發明根據信道化過程及FIR濾波器的特點來優化設計FIR濾波器，巧妙的避開了復數乘法的運算，且和實數FIR濾波器具有相同的運算量。N階的FIR基帶低通濾波器共需要乘法器N個，大大的節省了FPGA的乘法器資源，從而提高了FPGA的使用效率。

附圖說明

圖1一種實數交叉型復系數FIR濾波器單元結構。

1.乘法器 2.加法器 3.延時器

具體實施方式

一種實數交叉型復系數FIR濾波器，包括：乘法器1、加法器2和延時器3。

待濾波數據和濾波器系數分別連接至乘法器1的輸入端，乘法器1的輸出和濾波器上一級運算節點輸出的虛部分別連接至加法器2的輸入端，加法器2輸出作為下一級濾波器的實部輸入；濾波器上一級運算節點輸出的實部連接至延時器 3的輸入，延時器3的輸出作為下一級濾波器的虛部輸入。