[發明專利]半導體存儲器件的延遲電路和半導體存儲器件

有效

• 申請號: 201710478004.4
• 申請日: 2017-06-21
• 公開（公告）號: CN107527647B
• 公開（公告）日: 2021-04-20
• 發明（設計）人: 安成悟;姜錫龍;柳慧承;鄭載勛
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C11/406
• 分類號: G11C11/406
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 周祺

一種半導體存儲器件的延遲電路包括延遲鏈、第一相位轉換器和第二相位轉換器。延遲鏈連接在輸入端子和輸出端子之間，包括2N個延遲單元，并延遲第一中間信號以產生第二中間信號。第一相位轉換器連接到輸入端子，并且向延遲鏈提供第一中間信號，其中第一中間信號是通過響應于控制信號將輸入信號的相位反相或者通過保持輸入信號的相位而產生的。第二相位轉換器連接到輸出端子，并且通過響應于控制信號將第二中間信號的相位反相或通過保持第二中間信號的相位而產生輸出信號。

相關申請的交叉引用

本申請要求于2016年6月22日在韓國知識產權局提交的韓國專利申請No.10-2016-0078162的優先權，并在此通過引用完整地并入其公開內容。

技術領域

本發明構思的示例性實施例涉及存儲器件，更具體地，涉及一種半導體存儲器件的延遲電路、一種半導體存儲器件和一種操作半導體存儲器件的方法。

背景技術

隨著半導體器件變得高度集成，它們越來越容易遭受各種形式的劣化。在這些劣化形式中有溫度影響。例如，在p溝道金屬氧化物半導體(PMOS)晶體管中，在施加負柵電壓期間，溫度升高可產生負偏壓溫度不穩定(NBTI)效應。NBTI效應導致漏電流的絕對值的減小、閾值電壓的絕對值的增大和柵極引起的漏極泄漏(GIDL)電流的增大。

例如，如果在PMOS晶體管的漏極和源極接地時將負電壓施加到PMOS晶體管的柵極，則可能在柵極氧化膜中形成正電荷界面陷阱。因此，NBTI效應阻礙了溝道的形成，并且因此PMOS晶體管的閾值電壓增大，且其漏極電流的絕對值減小。此外，PMOS晶體管的柵極和漏極之間的能帶可以被其柵電壓彎曲。在這種情況下，因為容易產生隧穿，所以GIDL電流可能增大。此外，因為NBTI可在特定偏壓和高溫狀態下引起閾值電壓的顯著變化，所以高速半導體工藝的可靠性會降低。

發明內容

根據本發明構思的示例性實施例，一種半導體存儲器件的延遲電路包括延遲鏈、第一相位轉換器和第二相位轉換器。延遲鏈連接在輸入端子和輸出端子之間，包括至少2N個延遲單元，并延遲第一中間信號以產生第二中間信號，其中N是大于2的自然數。第一相位轉換器連接到輸入端子，并且通過響應于控制信號將輸入信號的相位反相或通過保持輸入信號的相位而產生到延遲鏈的第一中間信號。第二相位轉換器連接到輸出端子，并且通過響應于控制信號將第二中間信號的相位反相或通過保持第二中間信號的相位而產生輸出信號。

根據本發明構思的示例性實施例，一種半導體存儲器件包括存儲器單元陣列、控制邏輯電路和延遲電路。存儲器單元陣列包括耦接到多條字線和多條位線的多個存儲器單元。控制邏輯電路響應于命令和地址來控制對存儲器單元陣列的訪問。延遲電路沿著半導體存儲器件的命令路徑、地址路徑或數據路徑而被設置。通過命令路徑提供命令，通過地址路徑提供地址，并通過數據路徑將數據提供給存儲器單元陣列。延遲電路包括延遲鏈、第一相位轉換器和第二相位轉換器。延遲鏈連接在輸入端子和輸出端子之間，包括至少2N個延遲單元，并延遲第一中間信號以產生第二中間信號，其中N是大于2的自然數。第一相位轉換器連接到輸入端子，并且向延遲鏈提供第一中間信號，其中第一中間信號是通過響應于控制信號將輸入信號的相位反相或者通過保持輸入信號的相位而產生的。第二相位轉換器連接到輸出端子，并且通過響應于控制信號將第二中間信號的相位反相或通過保持第二中間信號的相位而產生輸出信號。