[發(fā)明專利]一種基于FPGA的IPSec數(shù)據(jù)流高速處理系統(tǒng)及方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201710477943.7
• 申請(qǐng)日: 2017-06-09
• 公開(kāi)（公告）號(hào): CN107172072B
• 公開(kāi)（公告）日: 2020-11-06
• 發(fā)明（設(shè)計(jì)）人: 袁海軍;吳恒奎
• 申請(qǐng)（專利權(quán)）人: 中國(guó)電子科技集團(tuán)公司第四十一研究所
• 主分類號(hào): H04L29/06
• 分類號(hào): H04L29/06;H04L9/14
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

1.一種基于FPGA的IPSec數(shù)據(jù)流高速處理系統(tǒng)，其特征在于，包括：密鑰協(xié)商模塊和FPGA；

密鑰協(xié)商模塊在主控CPU中以軟件方式完成，F(xiàn)PGA部分包括：輸入處理模塊、輸出處理模塊、SADB模塊、SPDB模塊及加/解密、認(rèn)證處理模塊；

輸入處理模塊，從輸入數(shù)據(jù)中提取特征數(shù)據(jù)，利用所述特征數(shù)據(jù)對(duì)SPDB以及SADB進(jìn)行搜索，得到輸入數(shù)據(jù)的處理參數(shù)；

SADB模塊，存儲(chǔ)與IPSec數(shù)據(jù)流處理的參數(shù)信息；

SPDB模塊，存儲(chǔ)對(duì)IP數(shù)據(jù)報(bào)提供保護(hù)的類型以及具體的保護(hù)措施；

加/解密、認(rèn)證處理模塊，包括：ESP加/解密處理模塊和認(rèn)證處理模塊；

ESP加/解密處理模塊，根據(jù)SADB的搜索結(jié)果調(diào)用相應(yīng)的加/解密算法對(duì)輸入數(shù)據(jù)進(jìn)行計(jì)算，得到加/解密后的數(shù)據(jù)；

認(rèn)證處理模塊，包括ESP認(rèn)證處理模塊和AH認(rèn)證處理模塊，根據(jù)SADB的搜索結(jié)果調(diào)用相應(yīng)的認(rèn)證算法對(duì)輸入數(shù)據(jù)進(jìn)行計(jì)算，得到認(rèn)證結(jié)果，并且采用反饋設(shè)計(jì)，每一級(jí)的BUF狀態(tài)信息反饋到前級(jí)的ESP加/解密處理模塊或認(rèn)證處理模塊，利用所述BUF狀態(tài)信息進(jìn)行處理的啟動(dòng)控制，控制粒度為一個(gè)處理數(shù)據(jù)塊，以防止BUF的溢出；

輸出處理模塊，對(duì)經(jīng)過(guò)AH以及ESP處理的數(shù)據(jù)進(jìn)行組合，送給輸出。

2.如權(quán)利要求1所述的一種基于FPGA的IPSec數(shù)據(jù)流高速處理系統(tǒng)，其特征在于，所述ESP加/解密處理模塊由多個(gè)算法模塊組成，包括DES、3DES、AES，算法模塊采用流水線技術(shù)實(shí)現(xiàn)。

3.如權(quán)利要求1所述的一種基于FPGA的IPSec數(shù)據(jù)流高速處理系統(tǒng)，其特征在于，所述認(rèn)證處理模塊由多個(gè)算法模塊組成，包括HMAC-MD5、HMAC-SHA1，算法模塊采用流水線技術(shù)實(shí)現(xiàn)。