[發明專利]一種帶自校準功能的高速脈沖信號脈寬精密控制電路及控制方法

有效

• 申請號: 201710477942.2
• 申請日: 2017-06-09
• 公開（公告）號: CN107346964B
• 公開（公告）日: 2020-06-30
• 發明（設計）人: 羅陽;孟祥祿
• 申請（專利權）人: 中國電子科技集團公司第四十一研究所
• 主分類號: H03K7/08
• 分類號: H03K7/08;H03L7/07
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種帶自校準功能的高速脈沖信號脈寬精密控制電路，其特征在于，

參考輸入時鐘通過三路PLL，同時產生三個相參、頻率相同的時鐘信號，FPGA通過調節每一路信號的小數分頻相位累加字初始值來調節每一路PLL相對于參考輸入時鐘的相位，再利用同步觸發信號將三個PLL同步；

第一PLL輸出整個電路的基準系統時鐘到脈沖碼型發生電路，用于原始NRZ碼型脈沖信號合成，合成的原始NRZ碼型脈沖信號送至轉碼器；

第二PLL和第三PLL通過后級的邏輯門合成占空比可變的采樣時鐘，通過調節第二PLL和第三PLL的相對相位完成采樣時鐘占空比的調節。

2.如權利要求1所述的一種帶自校準功能的高速脈沖信號脈寬精密控制電路，其特征在于，

所述第二PLL和第三PLL的輸出信號先通過沿恢復電路進行波形整理，沿恢復電路的輸出信號送到與/或邏輯門合成占空比可變的采樣時鐘，邏輯門輸出信號一路送至轉碼器用于產生脈寬可調的RZ碼型脈沖信號，另一路送至校準電路。

3.如權利要求2所述的一種帶自校準功能的高速脈沖信號脈寬精密控制電路，其特征在于，

所述轉碼器是利用由所述第二PLL和第三PLL通過后級的邏輯門合成的占空比可變的采樣時鐘，通過NRZ至RZ轉碼器完成NRZ碼到占空比可變的RZ碼的轉換。

4.如權利要求2所述的一種帶自校準功能的高速脈沖信號脈寬精密控制電路，其特征在于，所述校準電路包括分頻器和FPGA；

將分頻器輸出信號引入FPGA，在FPGA內部以分頻時鐘輸出為基礎設計一款計數器，用FGPA內部系統時鐘對該計數器數值進行等間隔采樣；當第二PLL與第三PLL的相位差值小于分頻器的脈寬敏感門限下限時，分頻器無輸出，FPGA內部以其作為時鐘源的計數器數值保持不變，均勻改變第二PLL與第三PLL的相位差，得到一個兩倍于脈寬敏感門限下限的計數器停止工作區間，取這個區間兩端的相位控制字的平均值，求出第二PLL與第三PLL的零相差點。

5.如權利要求4所述的一種帶自校準功能的高速脈沖信號脈寬精密控制電路，其特征在于，所述校準電路的校準步驟如下：

步驟(1)，配置各PLL寄存器，之后通過復位信號初始化各PLL，并通過一個復用的同步單脈沖信號同步各PLL；

步驟(2)，固定第二PLL的相位為中值180°，將第二PLL的相位控制字設為中間值，然后從0開始步進增加第三PLL的相位控制字，讓第三PLL的相位從0°開始逐漸增加，以固定時間間隔定時查詢FPGA內部計數器，若計數器值一直增加，則保持第三PLL的相位控制字繼續增加，若計數器值連續兩次查詢無變化，則說明第二PLL的相位仍然落后于第三PLL的相位，但其差值小于分頻器的脈寬敏感門限下限時，分頻器已無輸出，FPGA記錄此時第三PLL的相位控制字B1；

步驟(3)，繼續從B1開始步進增加第三PLL的相位控制字，此時分頻器會保持無輸出狀態，直至第三PLL的相位超過180°，繼續以固定時間間隔定時查詢FPGA內部計數器，若計數器值一直不變，則保持第三PLL的相位控制字繼續增加，若計數器值開始增加，則說明第二PLL的相位已超前第三PLL的相位，且其差值大于分頻器的脈寬敏感門限下限時，分頻器重新輸出輸出，FPGA記錄此時第三PLL的相位控制字B2；

步驟(4)，取第三PLL的相位控制字B1、B2的中間值，將此數值與第二PLL相位在180°時的相位控制字求差，差值為第三PLL需要補足的校準值Δt，將Δt補償修正加入以后第三PLL相位控制字計算公式，自動校準完成。