[發明專利]速率匹配和解速率匹配的方法及裝置

有效

• 申請號: 201710459439.4
• 申請日: 2017-06-16
• 公開（公告）號: CN107425941B
• 公開（公告）日: 2022-11-18
• 發明（設計）人: 張公正;陳瑩;喬云飛;皇甫幼睿;李榕
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H04L1/00
• 分類號: H04L1/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種速率匹配方法，其特征在于，包括：

獲取編碼比特序列，所述編碼比特序列包括g個等長的組，每組編碼比特個數為N/g，其中，N為Polar碼母碼長度且N為2的整數次冪，g為大于等于4小于N的整數，且g為2的整數次冪；

基于組確定所述編碼比特序列中需要被打孔/縮短的比特位置；

獲取所述編碼比特序列中除需要被打孔/縮短的比特以外的編碼比特，得到速率匹配后的編碼比特序列。

2.根據權利要求1所述的方法，其特征在于，所述基于組確定所述編碼比特序列中需要被打孔/縮短的比特位置包括：根據打孔/縮短模式基于組確定所述編碼比特序列中需要被打孔/縮短的比特位置；其中，所述打孔/縮短模式確定了g個組被打孔/縮短的優先級順序。

3.根據權利要求2所述的方法，其特征在于，所述打孔/縮短模式包括：對所有組均按照各組的被打孔/縮短的優先級順序，依次確定需要被打孔/縮短的比特位置。

4.根據權利要求2所述的方法，其特征在于，

打孔/縮短模式包括：不同優先級的組中的比特按組的優先級順序依次被確定為需要被打孔/縮短的比特位置，相同優先級的不同組中的比特按照交替方式依次被確定為需要被打孔/縮短的比特位置。

5.根據權利要求1-4任意一項所述的方法，其特征在于，g為4、8、16、32、64、128、256、512或1024。

6.根據權利要求2-5任意一項所述的方法，其特征在于，所述打孔/縮短模式用序列S指示，所述序列S中的元素包括按照被打孔/縮短的優先級順序排序后的g個組的組號；所述序列S中前g/2個組與后g/2個組的位置互為對稱。

7.根據權利要求2或3所述的方法，其特征在于，所述打孔/縮短模式用序列S指示，所述序列S中的元素包括按照被打孔/縮短的優先級順序排序后的g個組的組號；

若g＝4，S＝[0,1,2,3]；或

若g＝8，S＝[0,1,2,4,3,5,6,7]；或

若g＝16，S＝[0,1,2,4,8,3,5,9,6,10,12,7,11,13,14,15]；或

若g＝32，

S＝[0,1,2,3,4,8,16,5,6,7,9,17,10,18,11,19,12,20,13,21,14,22,24,25,26,15,23,27,28,29,30,31]；或

若g＝32，

S＝[0,1,2,3,4,8,16,5,6,7,9,17,10,18,12,20,11,19,13,21,14,22,24,25,26,15,23,27,28,29,30,31]；或

若g＝64，

S＝[0,1,2,3,4,5,6,7,8,9,10,16,32,17,33,12,18,34,20,36,11,13,14,15,19,35,21,37,22,38,23,39,24,40,25,41,26,42,28,44,48,49,50,52,27,43,29,45,51,30,46,31,47,53,54,55,56,57,58,59,60,61,62,63]；

其中，按照序列S中元素的自然排序從小到大的順序確定需要被打孔比特的位置；所述縮短模式包括：按照序列S中元素的自然排序從大到小的順序確定需要被縮短比特的位置。