[發明專利]數據觸發器裝置

在審

• 申請號: 201710455286.6
• 申請日: 2017-06-16
• 公開（公告）號: CN107317569A
• 公開（公告）日: 2017-11-03
• 發明（設計）人: 于明
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H03K3/012
• 分類號: H03K3/012
• 代理公司: 上海浦一知識產權代理有限公司31211
• 代理人: 郭四華

1.一種數據觸發器裝置，其特征在于：集成于數字集成電路芯片中且數據觸發器裝置包括第一單元結構，所述第一單元結構包括：

兩位以上的主從寄存器單元電路和共用的一個時鐘相產生電路；

各位所述主從寄存器單元電路的結構相同并分別處理一位數據的輸入和輸出；

所述時鐘相產生電路同時提供時鐘正相信號和時鐘反相信號給各所述主從寄存器單元電路，各位所述主從寄存器單元電路的數據輸出信號在所述時鐘正相信號的上升沿切換為數據輸入信號并鎖存；

通過在所述第一單元結構內共用所述時鐘相產生電路來降低所述數字集成電路芯片中所包括的時鐘相產生電路的總數量，從而節省芯片面積、降低芯片功耗以及減少各位數據之間的時鐘偏移量。

2.如權利要求1所述的數據觸發器裝置，其特征在于：所述時鐘相產生電路包括第一CMOS反相器和第二CMOS反相器，所述第一CMOS反相器的輸入端連接時鐘輸入信號，所述第一CMOS反相器的輸出端連接所述第二CMOS反相器的輸入端并輸出所述時鐘反相信號，所述第二CMOS反相器的輸出端輸出所述時鐘正相信號。

3.如權利要求1所述的數據觸發器裝置，其特征在于：各位所述主從寄存器單元電路包括：

第三CMOS反相器，其輸入端連接所述數據輸入信號；

第一CMOS傳輸門，其輸入端連接所述第三CMOS反相器的輸出端；所述第一CMOS傳輸門并聯的PMOS管的柵極連接所述時鐘正相信號、NMOS管的柵極連接所述時鐘反相信號；

第一鎖存器，包括第四CMOS反相器和第一帶時鐘控制CMOS反相器；所述第四CMOS反相器的輸入端連接所述第一帶時鐘控制CMOS反相器的輸出端且連接所述第一CMOS傳輸門的輸出端，所述第四CMOS反相器的輸出端連接所述第一帶時鐘控制CMOS反相器的輸入端；帶時鐘控制CMOS反相器包括串聯的第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，所述第一PMOS管的源極連接電源電壓，所述第一PMOS管的漏極連接所述第二PMOS管的源極，所述第一NMOS管的源極接地，所述第一NMOS管的漏極連接所述第二NMOS管的源極，所述第二NMOS管的漏極連接所述第二PMOS管的漏極并作為帶時鐘控制CMOS反相器的輸出端，所述第一PMOS管的柵極連接所述第一NMOS管的柵極并作為帶時鐘控制CMOS反相器的輸入端，所述第二PMOS管的柵極和所述第二NMOS管的柵極用于連接一對互為反相的時鐘信號；所述第一帶時鐘控制CMOS反相器的所述第二PMOS管的柵極連接時鐘反相信號，所述第一帶時鐘控制CMOS反相器的所述第二NMOS管的柵極連接時鐘正相信號；

第二CMOS傳輸門，其輸入端連接所述第四CMOS反相器的輸出端；所述第二CMOS傳輸門并聯的PMOS管的柵極連接所述時鐘反相信號、NMOS管的柵極連接所述時鐘正相信號；

第二鎖存器，包括第五CMOS反相器和第二帶時鐘控制CMOS反相器，所述第二帶時鐘控制CMOS反相器和所述第一帶時鐘控制CMOS反相器的結構相同；所述第五CMOS反相器的輸入端連接所述第二帶時鐘控制CMOS反相器的輸出端且連接所述第二CMOS傳輸門的輸出端，所述第五CMOS反相器的輸出端連接所述第二帶時鐘控制CMOS反相器的輸入端；所述第二帶時鐘控制CMOS反相器的所述第二PMOS管的柵極連接時鐘正相信號，所述第二帶時鐘控制CMOS反相器的所述第二NMOS管的柵極連接時鐘反相信號；

第六反相器，其輸入端連接所述第五反相器的輸出端，所述第六反相器的輸出端輸出所述數據輸出信號。