[發明專利]一種基于數字射頻存儲的雷達回波延遲相參模擬方法

有效

• 申請號: 201710455196.7
• 申請日: 2017-06-16
• 公開（公告）號: CN107346018B
• 公開（公告）日: 2018-12-18
• 發明（設計）人: 崔嵬;侯建剛;劉芳政;沈清;向錦志;吳嗣亮
• 申請（專利權）人: 北京理工大學
• 主分類號: G01S7/40
• 分類號: G01S7/40
• 代理公司: 北京理工大學專利中心 11120
• 代理人: 劉芳;仇蕾安

本發明提供一種基于數字射頻存儲的雷達回波延遲相參模擬方法，具體過程為：步驟一，模擬器對雷達發射信號脈沖進行包絡提取；在N₂個雷達發射脈沖周期內，模擬器利用本地時鐘進行時鐘計數N₃；步驟二，計算修正后的回波延時模擬量步驟三，根據所述回波延時模擬量τ'(n)，計算其對應的模擬器標稱時鐘周數k'；步驟四，利用所述k'值，控制經模擬器處理后得到、并進行數字射頻存儲的數字中頻信號的讀出時序，實現對雷達回波的延遲模擬。該方法能夠快速實現對雷達回波延遲的相參模擬。

技術領域

本發明涉及一種雷達回波延遲相參模擬方法，尤其涉及一種基于數字射頻存儲的雷達回波延遲相參模擬方法，屬于雷達回波模擬技術領域。

背景技術

雷達回波模擬是系統模擬技術與雷達技術相結合的產物，雷達回波模擬技術模擬的對象是雷達的目標和環境，模擬的結果是復現蘊含雷達目標及目標環境信息的雷達回波信號。脈沖雷達回波模擬的核心是對直接反映雷達與目標之間相對距離信息的延遲進行模擬。然而，當雷達回波模擬器(后文將簡稱模擬器)與雷達基準時鐘不同源時，雷達回波延遲模擬將存在偽延遲。為了消除偽延遲的影響，提高脈沖雷達回波模擬的精度，目前工程上常使用兩種方法：一種是利用外部參考頻率輸入的方式，另一種則是利用模擬器本地鎖相環來跟蹤雷達發射載波頻率。

2004年孫玉柱等人在《飛行器測控學報》期刊第23卷第2期第41頁至43頁發表的“基于DDS技術的雷達多普勒頻率模擬器”一文中，以及2005年趙將等人在《電子技術應用》期刊第9期第20頁至22頁發表的“基于DSP、DDS和ARM的雷達中頻信號模擬器設計與實現”一文中，均提出了使用外部參考頻率輸入將雷達和模擬器共用一個時鐘基準源，保證兩者的發射載波與工作時鐘均相參的雷達回波模擬方法，這種工作方式模擬精度高。但多數場景下，雷達通常是一個獨立的工作系統，無法進行基準頻率輸入和基準頻率輸出，從而無法直接實現雷達和模擬器的基準頻率相參。

2012年張崇斌等人在《火力與指揮控制》期刊第37卷第10期第165頁至168頁發表的“導引頭目標模擬器設計與實現”一文中，提出了一種利用模擬器本地鎖相環對雷達發射簡單脈沖信號的鎖相與同步，當鎖相環鎖定后實現了模擬器再生基準源與雷達輸入載波的相參，之后再利用模擬器再生基準源進行雷達回波延遲模擬的方法。該方法消除了偽延遲，但鎖相環一般鑒頻范圍有限，對雷達產生的大帶寬信號，鎖相環鎖相跟蹤困難，難于精確產生與雷達基準頻率相參的模擬器再生頻率基準，導致難于利用鎖相再生方式實現雷達回波延時的相參模擬。

發明內容

有鑒于此，本發明提供了一種基于數字射頻存儲的雷達回波延遲相參模擬方法，該方法一方面采用數字射頻存儲技術對接收到雷達發射信號經模數(A/D)轉換后進行數字存儲；另一方面，以提取出的雷達發射信號調制脈沖包絡作為計量參考，通過一定數量調制脈沖間隔內的模擬器本地時鐘計數周值(計數個數)與同時間間隔內雷達時鐘計數周值的聯合解算，得出雷達參考時鐘與模擬器參考時鐘間的頻率修正系數；將頻率修正系數與模擬器本地時鐘延遲計數相乘，獲得修正后的時鐘延遲數目，再經過該數量的模擬器本地時鐘周期延遲后將數字射頻存儲信號讀出，經D/A(數模)轉換后輸出，實現對雷達回波延遲的相參模擬。

實現本發明的技術方案如下：

一種基于數字射頻存儲的雷達回波延遲相參模擬方法，如圖1所示，具體過程為：

步驟一，模擬器對雷達發射信號脈沖進行包絡提取；在N₂個雷達發射脈沖周期內，模擬器利用本地時鐘進行時鐘計數N₃；

其中，floor為向下取整函數；N₁為在雷達發射脈沖的重復周期內，雷達基準時鐘的計數；f_{clk_sim}表示模擬器上本地時鐘的頻率；f_{clk_radar}表示雷達基準時鐘的頻率；

步驟二，計算修正后的回波延時模擬量τ'(n)，