[發明專利]半導體結構及其形成方法

有效

• 申請號: 201710454254.4
• 申請日: 2017-06-15
• 公開（公告）號: CN109148278B
• 公開（公告）日: 2021-02-02
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/768;H01L23/528;H01L29/51
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

一種半導體結構及其形成方法，所述形成方法包括：形成基底，所述基底上具有柵極結構；在所述基底上形成第一介質層；去除部分厚度的所述第一介質層，使剩余的第一介質層頂部低于所述柵極結構的頂部；在露出的所述柵極結構側壁上形成隔離側墻。所述隔離側墻能夠有效提高柵極結構和后續所形成插塞之間的電隔離性能，有利于減少柵極結構和插塞之間擊穿問題的出現，有利于提高所形成半導體結構的可靠性。

技術領域

本發明涉及半導體制造領域，特別涉及一種半導體結構及其形成方法。

背景技術

隨著集成電路向超大規模集成電路發展，集成電路內部的電路密度越來越大，所包含的元器件數量也越來越多，元器件的尺寸也隨之減小。隨著半導體結構尺寸的減小，半導體結構中器件的溝道隨之縮短。由于溝道縮短，緩變溝道近似不再成立，而凸顯出各種不利的物理效應(特別是短溝道效應)，這使得器件性能和可靠性發生退化，限制了器件尺寸的進一步縮小。

為了控制短溝道效應，器件尺寸的進一步縮小要求柵極電容的進一步增大。柵極電容的增大能夠通過減薄柵介質層的厚度而實現。但是柵介質層厚度的減小會引起柵極漏電流的增大。為了抑制柵極漏電流，金屬柵極結構被引入半導體結構中。金屬柵極結構包括金屬電極和高K介質層。金屬柵極結構能夠有效提高柵極電容，同時能夠有效抑制柵極漏電流。

同時，電路密度的增大，晶圓表面無法提供足夠的面積來制造連接線。為了滿足元器件縮小后的互連需求，兩層及兩層以上的多層金屬間互連線的設計成為超大規模集成電路技術常采用的方法之一。不同金屬層或者金屬層與半導體器件之間通過插塞實現連接導通。

隨著器件尺寸的減小，現有技術所形成半導體結構的可靠性有待提高。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，以提高所形成半導體結構的可靠性。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：

形成基底，所述基底上具有柵極結構；在所述基底上形成第一介質層；去除部分厚度的所述第一介質層，使剩余的第一介質層頂部低于所述柵極結構的頂部；在露出的所述柵極結構側壁上形成隔離側墻。

相應的，本發明還提供一種半導體結構，包括：

基底；柵極結構，位于所述基底上；源漏摻雜區，位于所述柵極結構兩側的基底內；第一介質層，位于所述基底上，所述第一介質層的頂部低于所述柵極結構的頂部；隔離側墻，位于所述第一介質層上，且設置于所述柵極結構側壁上。

與現有技術相比，本發明的技術方案具有以下優點：

形成所述第一介質層之后，在所述柵極結構的側壁上形成隔離側墻；所述隔離側墻能夠有效提高柵極結構和后續所形成插塞之間的電隔離性能，有利于減少柵極結構和插塞之間擊穿問題的出現，有利于提高所形成半導體結構的可靠性。

本發明可選方案中，形成所述隔離側墻之后，在剩余的所述第一介質層上形成第二介質層；在所述第一介質層和所述第二介質層內形成貫穿厚度的接觸孔；在所述接觸孔內形成插塞；形成所述接觸孔的過程中，所述第二介質層的刻蝕選擇比大于所述隔離側墻的刻蝕選擇比，所以形成所述插塞的過程中，所述隔離側墻受到刻蝕較少，刻蝕后剩余的隔離側墻厚度較大；所以將所述隔離側墻的材料設置為刻蝕選擇比較小的材料，能夠有效增大所述插塞和所述柵極結構之間的距離，有利于減少擊穿問題的出現，有利于提高所形成半導體結構的可靠性。