[發明專利]一種實現快速傅里葉變換的裝置

在審

• 申請號: 201710453249.1
• 申請日: 2017-06-15
• 公開（公告）號: CN107291660A
• 公開（公告）日: 2017-10-24
• 發明（設計）人: 鄭翔
• 申請（專利權）人: 慧眾行知科技（北京）有限公司
• 主分類號: G06F17/14
• 分類號: G06F17/14
• 代理公司: 成都華風專利事務所(普通合伙)51223
• 代理人: 徐豐

技術領域

本發明涉及數字信號處理技術領域，尤其涉及一種實現快速傅里葉變換的裝置。

背景技術

快速傅里葉變換FFT是離散傅里葉變換DFT的一種快速算法，它是一個利用運算的周期性，減少運算量、通常FFT可以將時域的數據變換到頻域，同樣的道理IFFT可以將頻域的數據變化到時域，這樣對于通信、醫療、航空等等應用到得到了廣泛利用，標準的FFT公式是一個數據的反復迭代過程。

其中，

正反變化的運算量都是相同的，數據都是復數序列，計算一個X(k)值，需要N次復數乘法和N-1次復數加法，X(k)有N個點，所述總共需要N*N次復數乘法和N*(N-1)加法。復數運算實際是用實數運算來完成的，可以推導出：

可以認為一次運算就是一次碟形運算，其中一次碟形運算為4次乘法和3次加法。

可見，常規的FFT運算需要大量的存儲器、乘法器和加(減)法器，越多的位數和點數越多的運算時間和資源開銷。

如果為了增加精度或者增加點數，需要增加2^N的查表器(N為數據位數寬度)。比如單精度就要2³²的查表深度，它的資源開銷是非常大，如果使用4地碟形(減少運算時間)運算，則還需要相應的2倍查表資源，在資源緊張的FPGA，或者DSP外掛DDR模塊，或者ARM等都需要資源大量的RAM。

因此，現有實現快速傅里葉變換的裝置存在資源開銷大的技術問題。

發明內容

本發明提供了一種實現快速傅里葉變換的裝置，能夠在不影響處理速度的同時解決資源占用的問題。

為解決上述技術問題，本發明采用的一個技術方案是：提供一種實現快速傅里葉變換的裝置，包括：對數變化器、數據輸入輸出寄存器、碟形引擎、控制模塊、旋轉因子模塊、計算地址模塊以及反對數變化器；

對數變化器用于將待處理的數據通過查表變化為復數的對數域數據；

數據輸入輸出寄存器用于對復數的對數域數據和查表內容進行存儲；

控制模塊用于按照時域抽取順序或頻域抽取順序，發送地址指令至計算地址模塊；

計算地址模塊用于根據所述地址指令計算當前與復數的對數域數據地址和旋轉因子地址；

碟形引擎用于根據對計算地址給出的復數的對數域數據地址和旋轉因子地址，從數據輸入輸出寄存器查找對應的復數的對數域數據和從旋轉因子模塊查找對應的旋轉因子，并將所述復數的對數數據與旋轉因子進行碟形運算，所述碟形運算包括3個查表操作和4個加法操作；

反對數變化器用于對碟形引擎完成預設次數碟形運算后的運算結果通過查表變換為常規復數域，完成快速傅里葉變換的運算。。

優選地，所述控制模塊還用于計算碟形運算的次數，若碟形運算的次數未達到預設完成次數時，重新按照時域抽取順序或頻域抽取順序，發送地址指令至計算地址模塊，使得碟形引擎繼續進行碟形運算。

優選地，輸入輸出寄存器還用于在碟形引擎完成每次碟形運算之后，存儲每次碟形運算完成的結果。

優選地，所述數據輸入輸出寄存器的長度等于待處理數據的長度。

區別于現有技術的情況，本發明的有益效果是：

由于在原有實現標準快速傅里葉變換的裝置的基礎上增加對數變換器和反對數變化器，將待處理的數據由復數轉變為對數域數據，然后經過碟形引擎的運算時，能夠將原有運算中的乘法運算和加(減)法運算轉化為單純的加(減)法運算和查表運算，因此，有效降低了資源開銷，提高了運算速度，節省了乘法器。

附圖說明

圖1是本發明實施例中實現快速傅里葉變換的裝置的模塊示意圖；

圖2是本發明實施例中log算法輸出變化曲線示意圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅是本發明的一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。

本發明實施例提供了一種實現快速傅里葉變換的裝置，如圖1所示，包括對數變化器10、數據輸入輸出寄存器20、碟形引擎30、控制模塊40、旋轉因子模塊50、計算地址模塊60以及反對數變化器70。