[發明專利]復雜可編程邏輯器件

有效

• 申請號: 201710452695.0
• 申請日: 2015-01-23
• 公開（公告）號: CN107342764B
• 公開（公告）日: 2020-06-12
• 發明（設計）人: 程顯志;賈紅;陳維新;韋嵚
• 申請（專利權）人: 西安智多晶微電子有限公司
• 主分類號: H03K19/17736
• 分類號: H03K19/17736
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 劉長春

1.一種復雜可編程邏輯器件，其特征在于，包括：

各個邏輯單元；

延遲鎖相環；

n個可變延時器，與所述延遲鎖相環連接，所述n為不小于1的整數；

其中，所述延遲鎖相環產生1路第一時鐘信號和n路相位延時編碼；所述延遲鎖相環將所述第一時鐘信號傳輸至各個所述邏輯單元；所述相位延時編碼與所述可變延時器一一對應，所述可變延時器根據對應的相位延時編碼將接收的第二時鐘信號進行相位移，并將相位移后的第二時鐘信號傳輸至各個所述邏輯單元；所述延遲鎖相環還將所述第一時鐘信號由所述延遲鎖相環內部的可變延時器經由所述復雜可編程邏輯器件的時鐘樹進行延遲反饋，得到延遲后的第一時鐘信號，并將所述延遲后的第一時鐘信號傳輸至各個所述邏輯單元；

所述復雜可編程邏輯器件還包括：第一數據選擇器；所述第一數據選擇器的輸出端與所述延遲鎖相環的時鐘返回端連接，所述第一數據選擇器的1個輸入端與所述延遲鎖相環上用于輸出所述第一時鐘信號的輸出端連接，所述第一數據選擇器的另1個輸入端與所述延遲鎖相環的時鐘輸出端連接。

2.根據權利要求1所述的復雜可編程邏輯器件，其特征在于，所述延遲鎖相環將所述第一時鐘信號由所述延遲鎖相環內部的可變延時器進行延遲，并將延遲后的延遲編碼傳輸至各個所述邏輯單元。

3.根據權利要求1所述的復雜可編程邏輯器件，其特征在于，所述復雜可編程邏輯器件設有n個時鐘輸出端，所述n個時鐘輸出端與所述n個可變延時器一一對應連接，所述時鐘輸出端連接到各個所述邏輯單元以及外部時鐘輸出端。

4.根據權利要求3所述的復雜可編程邏輯器件，其特征在于，所述復雜可編程邏輯器件還包括：n+1條相位選擇支路，所述延遲鎖相環上用于輸出所述第一時鐘信號的輸出端與各個所述邏輯單元以及外部時鐘輸出端之間通過1條相位選擇支路連接，各可變延時器與各個所述邏輯單元以及對應的外部時鐘輸出端之間通過其余相位選擇支路中的1條相位選擇支路連接。

5.根據權利要求4所述的復雜可編程邏輯器件，其特征在于，每條相位選擇支路均包括：第三數據選擇器和緩沖器。

6.根據權利要求4所述的復雜可編程邏輯器件，其特征在于，每條相位選擇支路均包括：第三數據選擇器、緩沖器和二選一相位選擇器。

7.根據權利要求1所述的復雜可編程邏輯器件，其特征在于，所述復雜可編程邏輯器件還包括：m個外部時鐘輸入端和第二數據選擇器，1個外部時鐘輸入端與所述第二數據選擇器的1個輸入端連接，其余外部時鐘輸入端中的n個與所述n個可變延時器一一對應連接，所述第二數據選擇器的輸出端與所述延遲鎖相環的時鐘輸入端連接，m為不小于n+1的整數。

8.根據權利要求1所述的復雜可編程邏輯器件，其特征在于，所述復雜可編程邏輯器件設有外部時鐘返回端，所述外部時鐘返回端與所述第一數據選擇器剩余輸入端中的1個輸入端連接。