[發明專利]自我校正電路

有效

• 申請號: 201710443129.3
• 申請日: 2017-06-13
• 公開（公告）號: CN107846217B
• 公開（公告）日: 2021-05-25
• 發明（設計）人: 管繼孔;趙煜;林嘉亮
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: H03L7/089
• 分類號: H03L7/089;H03L7/183
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 李昕巍;章侃銥

提供一種自我校正電路，一電路接收一參考時鐘并依據一時鐘乘數輸出一輸出時鐘，該電路包含一數字控制時序調整電路、一時序檢測電路、一回路濾波器、一可控振蕩器、一時鐘除頻器、一調制器以及一校正電路，其中該調制器用來將該時鐘乘數調制為一除數，并計算由該調制操作所引起的一已知噪聲；另外，該數字控制時序調整電路、該時序檢測電路、該回路濾波器、該可控振蕩器以及該時鐘除頻器構成一反饋回路，因此該輸出時鐘的頻率等于該參考時鐘的頻率乘以該時鐘乘數，但該調制操作所引起的該已知噪聲會被該數字控制時序調整電路來修正，該校正電路以一閉回路的方式來校正該已知噪聲，藉此將該已知噪聲與該時序檢測電路的輸出之間的一關聯性降到最低。

技術領域

本發明大體上涉及鎖相回路。

背景技術

本領域技術人員了解本公開所使用的微電子用語及基本概念，例如電壓、電流、信號、邏輯信號、時鐘、上升緣、相位、電容、電荷、電荷幫浦、晶體管、MOS(金氧半導體)、PMOS(P通道金氧半導體)、NMOS(N通道金氧半導體)、源極、柵極、漏極、電路節點、接地節點、操作放大器、共模反饋、電動勢(electrical potential)、開關、單端電路、差分電路等等，因此，本領域技術人員所現有的用語及基本概念在此將不予詳述。

本公開中，一邏輯信號是指一信號具有兩個狀態，即“邏輯電平高”與“邏輯電平低”，其亦可被表示為“1”與“0”。為避免贅文，一邏輯信號處于“邏輯電平高”(“邏輯電平低”)的狀態會被簡述為該邏輯信號為“高” (“低”)，或者被簡述為該邏輯信號為“1”(“0”)。此外，為避免贅文，引號可能會被省略，故上開敘述方式會再被簡化為該邏輯信號為高(低)，或簡化為該邏輯信號為1(0)，文中的這些敘述方式應被理解為在說明邏輯信號的狀態。

當一邏輯信號為高，其被稱為“確立(asserted)”。當一邏輯信號為低，其被稱為“解除確立(de-asserted)”。

一時鐘信號是一循環邏輯信號。為避免贅文，此后，“時鐘信號”可能被簡稱為“時鐘”。

一時鐘信號的一時序(timing)是指該時鐘信號歷經狀態轉變(transition) 的一瞬時(time instant)，可以指一低至高的轉變或指一高至低的轉變。當一時鐘信號歷經一低至高(高至低)的轉變時，其會對應一時序圖中的一上升 (下降)緣。

一鎖相回路(phase lock loop；PLL)接收一第一時鐘并輸出一第二時鐘，因此該第二時鐘的相位會追蹤該第一時鐘的相位，就結果而言，該第二時鐘的頻率是由該第一時鐘的頻率來決定。一現有技術的鎖相回路包含一相位/頻率檢測器(后稱PFD)、一電荷幫浦(后稱CP)電路、一回路濾波器(后稱LF)、一電壓控制振蕩器(后稱VCO)、以及一時鐘除頻電路(clock divider circuit)，其中該VCO依據一控制電壓輸出該第二時鐘，因此該第二時鐘的頻率是由該控制電壓來決定；該時鐘除頻電路接收該第二時鐘，并依據一除數(division ratio)輸出一第三時鐘；該PFD接收該第一時鐘與該第三時鐘，并輸出一時序信號以代表該第一時鐘與該第三時鐘在時序上的一差異；該CP 電路將該時序信號轉換為一電流信號；該LF濾波該電流信號，以產生該控制電壓用來控制該第二時鐘的頻率。據上所述，該第二時鐘的頻率會以一閉回路的方式被調整，從而追蹤該第一時鐘的頻率。前述PFD、CP電路、LF、 VCO及時鐘除頻電路為本領域的通常知識，故其內容在此不予詳述。于一穩態中，該第二時鐘的頻率等于該第一時鐘的頻率乘以一乘數(multiplication factor)N，其可被表示如下：

N＝N_int+α