[發明專利]一種消除襯偏效應的深亞微米CMOS自舉開關

在審

• 申請號: 201710423600.2
• 申請日: 2017-06-07
• 公開（公告）號: CN107241088A
• 公開（公告）日: 2017-10-10
• 發明（設計）人: 胡蓉彬;王永祿;張正平;王健安;陳光炳;付東兵;王育新;蔣和全;胡剛毅
• 申請（專利權）人: 中國電子科技集團公司第二十四研究所
• 主分類號: H03K17/687
• 分類號: H03K17/687;H03M1/12
• 代理公司: 北京同恒源知識產權代理有限公司11275
• 代理人: 趙榮之

1.一種消除襯偏效應的深亞微米CMOS自舉開關，其特征在于：包括NMOS晶體管N1、NMOS晶體管N3～N7、PMOS晶體管P2～P4、電容C2和公共節點；所述NMOS晶體管N1的源極作為自舉開關的輸入端，漏極作為自舉開關的輸出端，輸出端接對地電容C1；所述NMOS晶體管N1的柵極分別與PMOS晶體管P2的柵極、NMOS晶體管N3的漏極、PMOS晶體管P4的漏極、NMOS晶體管N6的柵極、NMOS晶體管N7的柵極連接，NMOS晶體管N1的源極與NMOS晶體管N7的漏極連接；NMOS晶體管N7的源極與NMOS晶體管N6的源極連接，且經公共節點分別與NMOS晶體管N4的漏極、NMOS晶體管N5的源極、電容C2的下極板、NMOS晶體管N1的襯底連接；所述NMOS晶體管N6的漏極分別與PMOS晶體管P4的柵極、NMOS晶體管N5的漏極、PMOS晶體管P3的漏極連接；所述PMOS晶體管P2的漏極分別與電容C2的上極板、PMOS晶體管P4的源極連接；PMOS晶體管P2的襯底與漏極連接，源極接電源VCC；PMOS晶體管P3的源極接電源VCC；PMOS晶體管P4的襯底與源極連接；所述NMOS晶體管N4的源極、NMOS晶體管N3的源極分別接地，NMOS晶體管N4的柵極與NMOS晶體管N3的柵極連接并同時接時鐘信號CLKN；PMOS晶體管P3的柵極與PMOS晶體管N5的柵極連接并同時接時鐘信號CLK，所述時鐘信號CLK與時鐘信號CLKN互為相反的時鐘信號。

2.根據權利要求1所述的一種消除襯偏效應的深亞微米CMOS自舉開關，其特征在于：還包括NMOS晶體管N2和PMOS晶體管P1；所述NMOS晶體管N2的漏極與PMOS晶體管P2的柵極連接，NMOS晶體管N2的源極分別與PMOS管P1的漏極、NMOS晶體管N3的漏極連接；所述PMOS管P1的柵極與NMOS晶體管N3的柵極連接，PMOS晶體管P1的源極與NMOS管N2的柵極接電源VCC。

3.根據權利要求2所述的一種消除襯偏效應的深亞微米CMOS自舉開關，其特征在于：還包括第一buffer電路和第二buffer電路；所述第一buffer電路的輸入為自舉開關的輸入端，第一buffer的輸出端與NMOS晶體管N1的源極連接，所述第二buffer電路的輸出端為自舉開關的輸出端，第二buffer電路的輸入端與NMOS晶體管N1的漏極連接。