[發明專利]具有可中斷指令序列的存儲器及其操作方法

有效

• 申請號: 201710418347.1
• 申請日: 2017-06-06
• 公開（公告）號: CN107480081B
• 公開（公告）日: 2020-05-12
• 發明（設計）人: 陳耕暉;張坤龍;羅思覺;廖惇雨
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: G06F13/34
• 分類號: G06F13/34
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

1.一種存儲器元件，包括：

一存儲器；

一總線接口；

一控制電路，用來存取該存儲器，并執行該存儲器的多個讀取操作和多個寫入操作；以及

一指令邏輯，配置來對由該總線接口所接收的多個指令序列進行譯碼，并啟動該控制電路執行所述指令序列所標識的多個操作；其中每一所述指令序列包括多個對應操作碼以及一地址和一數據中的一者或二者；

在接收到一第一指令序列時，該指令邏輯響應一第一控制信號而中斷該第一指令序列，該第一指令序列所識別的操作為一寫入操作；

該指令邏輯響應發出于該第一控制信號之后的一第二控制信號，而接收一第二指令序列，并對該第二指令序列進行譯碼，且啟動該控制電路來執行該第二指令序列所識別的多個操作，該第二指令序列所識別的多個操作之一為一讀取操作；

該指令邏輯在完成該第二指令序列之后，響應一第三控制信號而接收一第三指令序列，并對該第三指令序列進行譯碼，其中該第三指令序列包括用以完成被中斷的該第一指令序列的一操作碼和一數據，并且啟動該控制電路，以執行該第一指令序列所識別的所述操作。

2.如權利要求1所述的存儲器元件，其中該總線接口包括一同步串行總線。

3.如權利要求1所述的存儲器元件，其中該指令邏輯包括用于保存至少一部分該第一指令序列的一緩沖器，并且該指令邏輯使用儲存在該緩沖器中的至少一部分該第一指令序列，來對該第三指令序列進行譯碼。

4.如權利要求1所述的存儲器元件，其中該第一指令序列的一第一對應操作碼用來識別一寫入操作，且該第二指令序列的一第二對應操作碼用來識別一讀取操作。

5.如權利要求1所述的存儲器元件，其中該第一指令序列的一第一對應操作碼用來識別一寫入操作，用以寫入經由位于一總線的該總線接口所接收到的多個數據；該第二指令序列的一第二對應操作碼用來識別一讀取操作，且該第二對應操作碼同樣由位于該總線的該總線接口所接收。

6.如權利要求1所述的存儲器元件，其中該第一指令序列的一對應操作碼和一地址用來識別一寫入操作，且該第三指令序列包括該第一指令序列中的該對應操作碼和該地址。

7.如權利要求1所述的存儲器元件，其中該第一指令序列的一對應操作碼用來識別一寫入操作，且該第三指令序列包括一繼續寫入操作碼和一地址。

8.如權利要求1所述的存儲器元件，其中該第一指令序列的一對應操作碼用來識別一寫入操作以及一寫入計數，在第一指令序列和第三指令序列的組合中接收的字節數是否與該寫入計數匹配。

9.如權利要求1所述的存儲器元件，其中該指令邏輯建構來啟動與該第一指令序列相關的一嵌入式操作，以響應在該第三指令序列之后，由該總線接口所接收到的一寫入確認操作碼。

10.一種存儲器元件的操作方法，包括：

提供一存儲器元件包括一存儲器、一總線接口、一控制電路以及一指令邏輯；該控制電路用來存取該存儲器，并執行該存儲器的多個讀取操作和多個寫入操作；該指令邏輯配置來對由該總線接口所接收的多個指令序列進行譯碼，并啟動該控制電路執行所述指令序列所標識的多個操作；其中每一所述指令序列包括多個對應操作碼以及一地址和一數據中的一者或二者；

在接收到一第一指令序列時，中斷該第一指令序列，以響應一第一控制信號，該第一指令序列所識別的操作為一寫入操作；

響應發出于該第一控制信號之后的一第二控制信號，接收一第二指令序列，并對該第二指令序列進行譯碼，且啟動該控制電路來執行該第二指令序列所識別的多個操作，該第二指令序列所識別的多個操作之一為一讀取操作；

在完成該第二指令序列之后，響應一第三控制信號，接收一第三指令序列，并對該第三指令序列進行譯碼，其中該第三指令序列包括用以完成被中斷的該第一指令序列的一操作碼和一數據；以及

接收該第三指令序列之后，啟動該控制電路，以執行該第一指令序列所識別的所述操作。