[發明專利]集成電路封裝

在審

• 申請號: 201710413211.1
• 申請日: 2017-06-05
• 公開（公告）號: CN108735683A
• 公開（公告）日: 2018-11-02
• 發明（設計）人: 劉子正;郭宏瑞;胡毓祥
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/498
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 顧伯興

一種包括集成電路組件、圖案化介電襯層、絕緣包封體及重布線路結構的集成電路封裝。集成電路組件包括有源表面及分布于所述有源表面上的導電通孔。圖案化介電襯層共形地覆蓋集成電路組件的有源表面及導電通孔的側壁。絕緣包封體包封集成電路組件的側壁并覆蓋圖案化介電襯層。絕緣包封體包括平坦頂表面。絕緣包封體的平坦頂表面與導電通孔的頂表面實質上共面。絕緣包封體與導電通孔通過圖案化介電襯層間隔開。重布線路結構設置于絕緣包封體的平坦頂表面、導電通孔的頂表面及圖案化介電襯層的頂表面上。重布線路結構電性連接至導電通孔。

技術領域

本發明的實施例涉及一種集成電路封裝。

背景技術

由于各種電子組件(即，晶體管、二極管、電阻器、電容器等)的集成密度的持續提高，半導體行業已經歷快速增長。在很大程度上，集成密度的提高來自于最小特征大小的持續減小，此使得能夠將更多較小的組件整合至給定區域中。這些較小的電子組件也需要與先前的封裝相比利用較小區域的較小的封裝。半導體組件的某些較小類型的封裝包括方型扁平封裝(quad flat package，QFP)、引腳柵陣列(pin grid array，PGA)封裝、球柵陣列(ball grid array，BGA)封裝等等。

當前，集成扇出型(integrated fan-out，InFO)封裝因其緊湊性而正變得日漸流行，且集成扇出型封裝的可靠性及制造成本在集成電路(integrated circuit，IC)封裝工藝期間受到高度關注。

發明內容

根據本發明的某些實施例，提供一種包括集成電路組件、圖案化介電襯層及絕緣包封體的集成電路封裝。所述集成電路組件包括有源表面及分布于所述有源表面上的導電通孔。所述圖案化介電襯層共形地覆蓋所述集成電路組件的所述有源表面及所述導電通孔的側壁。所述絕緣包封體包封所述集成電路組件的側壁并覆蓋所述圖案化介電襯層。所述絕緣包封體包括平坦頂表面。所述絕緣包封體的所述平坦頂表面與所述導電通孔的頂表面實質上共面。所述絕緣包封體與所述導電通孔通過所述圖案化介電襯層間隔開。

附圖說明

結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1至圖11說明根據某些實施例的制作集成扇出型封裝的工藝流程。

圖12是說明根據某些實施例的疊層封裝(package-on-package，POP)結構的剖視圖。

圖13是說明絕緣包封體、導電通孔及圖案化介電襯層的放大俯視圖。

[符號的說明]

100：晶片

100’：薄化晶片

110、110’、110a：半導體襯底

120：導電墊

130、130a：保護層

132、142、O：接觸開口

140、140a：后保護層

150：導電通孔

150S：側壁

150T：頂表面

160、160a：介電層

160a’：圖案化介電襯層

160a1、160a1’、1601：第一介電部

160a2、160a2’、1602：第二介電部

160a3、1603：第三介電部

200：集成電路組件