[發明專利]集成電路

在審

• 申請號: 201710398433.0
• 申請日: 2017-05-31
• 公開（公告）號: CN107437546A
• 公開（公告）日: 2017-12-05
• 發明（設計）人: 張盟昇;張貝眉;周紹禹;張良川
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/112
• 分類號: H01L27/112;G11C17/16
• 代理公司: 北京律盟知識產權代理有限責任公司11287
• 代理人: 路勇

相關申請案交叉參考

本申請案主張于2016年5月31提出申請的標題為“針對減少的電熔絲面積的雙重金屬布局(Double Metal Layout for Reduced Efuse Cell Area)”的美國臨時專利申請案第62/343,244號的優先權，所述美國臨時專利申請案以其全文引用方式并入本文中。

技術領域

本發明實施例涉及一種集成電路。

背景技術

多個集成電路(IC)由半導體基板的單個芯片上的數百萬互連裝置(例如晶體管、電阻器、電容器和二極管)構成。通常期望IC盡可能快地操作，且消耗盡可能小的功率。半導體IC通常包含一或多種類型的存儲器，例如互補式金屬氧化物半導體(CMOS)存儲器、抗熔絲存儲器和電熔絲存儲器。

在IC中使用一次性可編程(“OTP”)存儲器元件以提供非易失性存儲器(“NVM”)。當IC關斷時，不損失NVM中的數據。NVM允許IC制造商在IC上存儲大量數字和安全數據(舉例而言)，且在多個其它應用中是有用的。一種類型的NVM利用電熔絲(eFuse)技術。

通常通過使用兩個墊(通常稱作陽極和陰極)之間的導電材料(金屬、多晶硅等)的窄條帶(通常稱作“熔絲鏈”)而將電熔絲集成到半導體IC中。將編程電流施加到電熔絲會破壞(即，熔化)所述鏈，因這改變電熔絲的電阻率。這通常稱作“編程”所述熔絲。

發明內容

根據本發明的一些實施例，一種集成電路包括：第一熔絲，其制作于所述集成電路的第一導電層上；第二熔絲，其制作于所述集成電路的第二導電層上；和晶體管，其制作于所述集成電路的前段工藝(FEOL)結構上；其中非易失性存儲器的第一存儲器單元是由包括所述第一熔絲和所述晶體管的第一存儲器電路提供，且所述非易失性存儲器的第二存儲器單元是由包括所述第二熔絲和所述晶體管的第二存儲器電路提供。

根據本發明的一些實施例，一種制造一集成電路的方法包括：在所述集成電路的前段工藝(FEOL)結構上制作晶體管；在所述集成電路的后段工藝(BEOL)結構的第一導電層上制作第一熔絲；和在所述集成電路的所述BEOL結構的第二導電層上制作第二熔絲；將所述第一熔絲電耦合到所述晶體管的載流節點以提供非易失性存儲器的第一存儲器單元；且將所述第二存儲器單元電耦合到所述晶體管的所述載流節點以提供所述非易失性存儲器的第二存儲器單元。

根據本發明的一些實施例，一種非易失性存儲器包括：多個存儲器單元，其包含第一存儲器單元和第二存儲器單元；所述第一存儲器單元包含制作于所述非易失性存儲器的第一導電層上的第電熔絲；所述第二存儲器單元包含制作于所述集成電路的第二導電層上的第二電熔絲。

附圖說明

當與附圖一起閱讀時，從以下詳細說明最佳地理解本揭露的方面。應注意，根據工業中的標準實踐，各種構件未必按比例繪制。事實上，為論述清晰起見，可任意地增加或減小各種構件的尺寸。

圖1A是非易失性存儲器的實例性存儲器單元的電路圖。

圖1B是繪示實例性存儲器的橫截面圖的圖式。

圖2是非易失性存儲器的存儲器單元的另一實例的電路圖。

圖3是繪示用于非易失性存儲器的存儲器單元的實例性集成電路布局的俯視圖的圖式。

圖4A是繪示用于非易失性存儲器的存儲器單元的實例性集成電路布局的一個三維角度視圖的圖式。

圖4B是繪示另一實例性存儲器的橫截面圖的圖式。

圖5是用于制造非易失性存儲器的存儲器單元的實例性方法的流程圖。

圖6是用于編程和讀取電熔絲存儲器單元的實例性電路的圖式。

具體實施方式

以下揭露提供用于實施所提供標的物的不同構件的多個不同實施例或實例。下文闡述組件和布置的特定實例以簡化本揭露。當然，這些僅是實例且并非意圖是限制性的。舉例來說，在以下說明中在第二構件上方或在第二構件上形成第一構件可包含其中第一構件和第二構件以直接接觸方式而形成的實施例，且也可包含其中額外構件可形成于第一構件與第二構件之間使得第一構件與第二構件可不直接接觸的實施例。另外，本揭露可在各種實例中重復參考編號和/或字母。此重復是出于簡單和清晰目的且自身并不指示所論述的各種實施例和/或配置之間的關系。