[發(fā)明專利]用于AES和RSA混合算法硬件電路的可配置乘法裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201710395686.2
• 申請(qǐng)日: 2017-05-27
• 公開（公告）號(hào): CN107241183B
• 公開（公告）日: 2020-08-25
• 發(fā)明（設(shè)計(jì)）人: 李冰;楊宇;高洲;顧巍;劉勇;沈克強(qiáng);王剛;趙霞;董乾;張林;陳帥
• 申請(qǐng)（專利權(quán)）人: 東南大學(xué)
• 主分類號(hào): H04L9/06
• 分類號(hào): H04L9/06;H04L9/30
• 代理公司: 南京蘇高專利商標(biāo)事務(wù)所(普通合伙) 32204
• 代理人: 柏尚春

本發(fā)明公開了一種硬件實(shí)現(xiàn)可用于AES和RSA混合算法硬件電路的可配置乘法裝置，屬于密碼算法硬件實(shí)現(xiàn)領(lǐng)域。和以往的基于普通乘法器的實(shí)現(xiàn)方案相比，該裝置電路通過設(shè)計(jì)特殊的電路架構(gòu)，采用了大量可配置電路，復(fù)用了面積比較大的乘法器和加法器，在額外消耗少量選擇器的基礎(chǔ)上，能夠在一套運(yùn)算電路中實(shí)現(xiàn)AES列混合和RSA乘法兩種功能，比單獨(dú)實(shí)現(xiàn)兩種運(yùn)算所消耗的電路面積和使用的邏輯要少。

技術(shù)領(lǐng)域

本發(fā)明涉及網(wǎng)絡(luò)數(shù)據(jù)安全領(lǐng)域，具體屬于密碼算法硬件實(shí)現(xiàn)領(lǐng)域。

背景技術(shù)

AES(Advanced Encryption Standard，AES)密碼算法，也被稱為Rijndael算法，是由美國國家標(biāo)準(zhǔn)技術(shù)委員會(huì)(National Institute of Standards and Technology，NIST)于2001年提出，用于替代當(dāng)時(shí)已經(jīng)被攻破的DES(Data Encryption Standard，DES) 密碼算法。AES是一種被廣泛使用的對(duì)稱密碼算法，其加密和解密采用同一個(gè)密鑰。

RSA(Rivest Shamir Adleman，RSA)算法于1977年由Ron Rivest，Adi Shamir和Leonard Adleman提出，并以三個(gè)人的名字命名。RSA是一種非對(duì)稱密碼算法，其加密和解密采用不同的密鑰。

基于AES和RSA的混合密碼算法，結(jié)合了AES和RSA兩種密碼的優(yōu)點(diǎn)，現(xiàn)已被應(yīng)用于互聯(lián)網(wǎng)安全協(xié)議(Internet Protocol Security，IPSec)、應(yīng)用于傳輸層的安全套接協(xié)議(Secure Sockets Layer，SSL)與傳輸層安全協(xié)議(Transport Layer Security， TLS)等網(wǎng)絡(luò)安全協(xié)議中。

隨著互聯(lián)網(wǎng)技術(shù)的不斷發(fā)展，對(duì)于網(wǎng)絡(luò)安全的需求日益增強(qiáng)。基于AES和RSA算法的混合密碼算法被廣泛應(yīng)用，對(duì)于兩種算法的運(yùn)算電路，如果簡(jiǎn)單的集成兩種算法的專用電路，那將耗費(fèi)比較多的電路面積和邏輯。

發(fā)明內(nèi)容

為了減小AES和RSA混合密碼算法電路模塊的面積，本發(fā)明基于AES算法中的列混合運(yùn)算和RSA算法中的乘法運(yùn)算的共性，提出一種可用于AES和RSA混合算法硬件電路的可配置乘法裝置，該裝置電路既可實(shí)現(xiàn)AES算法的列混合運(yùn)算，也可實(shí)現(xiàn) RSA算法的64bit乘法運(yùn)算，并且通過設(shè)計(jì)特殊的電路架構(gòu)，大量復(fù)用兩種運(yùn)算所共同使用的乘法器和加法器，使得本發(fā)明所設(shè)計(jì)的電路要比單獨(dú)實(shí)現(xiàn)兩種運(yùn)算的所消耗的電路面積和使用的邏輯要少。

本發(fā)明所采用的技術(shù)方案是：

一種用于AES和RSA混合算法硬件電路的可配置乘法裝置，其特征在于包括乘法器陣列，加法器陣列和輸入切換電路三部分；

本發(fā)明利用64個(gè)8bit雙域乘法器(Dual-field Multiplier，DMUL)，采用特殊的乘法器和加法器陣列，實(shí)現(xiàn)AES列混合運(yùn)算和RSA64bit乘法運(yùn)算。AES列混合運(yùn)算是把輸入128bit 數(shù)據(jù)看作一個(gè)4×4字節(jié)的矩陣，然后與一個(gè)固定的4×4的轉(zhuǎn)換矩陣相乘，整個(gè)矩陣乘法一共要使用64個(gè)8bit有限域乘法器和16個(gè)有限域加法器。RSA64bit實(shí)數(shù)域乘法器可以根據(jù)乘法規(guī)則將其分拆為4個(gè)32bit乘法器和1個(gè)64bit加法器實(shí)現(xiàn)，而1個(gè)32bit乘法器可以分拆為4個(gè)16bit乘法器和1個(gè)32bit加法器實(shí)現(xiàn)，而1個(gè)16bit乘法器一樣可以分拆為4 個(gè)8bit乘法器，這樣1個(gè)RSA所用的64bit的復(fù)雜乘法器就被分拆為64個(gè)8bit乘法器、 16個(gè)32bit加法器、4個(gè)64bit加法器和1個(gè)128bit加法器組成的乘法器加法器陣列。可以看出，采用如上方案實(shí)現(xiàn)的兩種運(yùn)算電路，具有很多相同的邏輯。于是本發(fā)明基于支持有限域乘法和實(shí)數(shù)域乘法的雙域乘法器和雙域加法器(Dual-field Adder，DADD)構(gòu)建的，復(fù)用了上述相同的邏輯，在同一套電路中實(shí)現(xiàn)了可配置的AES列混合和RSA64bit乘法。本發(fā)明所提出的裝置包含三部分：輸入切換電路，乘法器陣列和加法器陣列。