[發明專利]負壓電荷泵

有效

• 申請號: 201710388092.9
• 申請日: 2017-05-27
• 公開（公告）號: CN107276396B
• 公開（公告）日: 2019-06-11
• 發明（設計）人: 李祖渠
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H02M3/07
• 分類號: H02M3/07
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種負壓電荷泵，包括：分壓電路，連接在電荷泵輸出的負壓和第一基準電壓之間，輸出分壓作為反饋電壓連接到第一運算放大器的第一輸入端，第一運算放大器的第二輸入端接地；第一運算放大器的輸出端連接到第一NMOS管的柵極，第一NMOS管的源極接地，漏極輸出時鐘控制信號；時鐘信號通過時鐘控制電路輸入到電荷泵的輸入端，時鐘控制信號輸入到時鐘控制電路調節時鐘信號的幅度；時鐘控制信號還連接到電荷泵；電流路徑連接到電荷泵的第一輸出端，電流路徑的電流在負載電流較小時導通，通過電流路徑的電流和負載電流的并聯使時鐘控制信號降低到能使時鐘控制電路正確傳輸時鐘信號的低電平的值。本發明能提高電路穩定性。

技術領域

本發明涉及一種半導體集成電路，特別是涉及一種負壓電荷泵(Negative chargepump)。

背景技術

如圖1所示，是現有負壓電荷泵的示意圖，本發明實施例負壓電荷泵包括：

分壓電路5，所述分壓電路5連接在電荷泵1輸出的負壓VNEG和第一基準電壓VREF0之間，所述分壓電路5輸出所述負壓VNEG和所述第一基準電壓VREF0的分壓作為反饋電壓VNEG_DIV。所述分壓電路5由第一電阻串組成，圖2中所述第一電阻串由多個電阻R1串聯而成。

所述第一基準電壓VREF0由基準電壓調節電路輸出。圖1中，所述基準電壓調節電路包括第二運算放大器4，所述第二運算放大器4的輸出端作為所述基準電壓調節電路的輸出端并輸出所述第一基準電壓VREF0；所述第二運算放大器4的第一輸入端連接第二基準電壓VREF，所述第二運算放大器4的第二輸入端連接到所述第一基準電壓VREF0，所述第一基準電壓VREF0等于所述第二基準電壓VREF。

第一運算放大器3，所述反饋電壓VNEG_DIV連接到所述第一運算放大器3的第一輸入端即圖1中所示的正相輸入端，所述第一運算放大器3的第二輸入端即圖1中所示的反相輸入端接地Vgnd。

所述第一運算放大器3的輸出端輸出所述反饋電壓VNEG_DIV和地Vgnd電位的差的放大信號VBIAS并將該放大信號VBIAS連接到第一NMOS管MN1的柵極，所述第一NMOS管MN1的源極接地Vgnd，所述第一NMOS管MN1對所述放大信號VBIAS進行放大后在所述第一NMOS管MN1的漏極輸出時鐘控制信號VGNDA。

時鐘信號CLKIN通過時鐘控制電路2輸入到所述電荷泵1的輸入端，所述時鐘控制信號VGNDA輸入到所述時鐘控制電路2，所述時鐘控制信號VGNDA調節所述時鐘信號CLKIN輸入到所述電荷泵1的幅度，通過對所述時鐘信號CLKIN的幅度的調節來調節所述負壓VNEG的大??；圖2中所述時鐘信號CLKIN經過所述時鐘控制電路2轉換為幅度調節過的互為反相的時鐘信號CLK和CLKB，其中，時鐘信號CLK和時鐘信號CLKIN同相。

所述時鐘控制信號VGNDA還連接到所述電荷泵1，所述電荷泵1的第一輸出端輸出負壓VNEG到負載電路(未示出)。所述電荷泵1還包括第二輸出端，所述電荷泵1的第二輸出端輸出半負壓VNEG_HALF，所述半負壓VNEG_HALF為所述負壓VNEG的一半。所述電荷泵1的第一輸出端和地Vgnd之間連接有電阻R2和第三電容C3。所述電荷泵1的第二輸出端和地Vgnd之間連接有第四電容C4。

第一電容C1連接在所述第一運算放大器3的輸出端和所述負壓VNEG之間，第一電容C1為米勒電容。

第二電容C2連接在所述反饋電壓VNEG_DIV和所述負壓VNEG之間。

負壓電荷泵一般應用于非易失性存儲器(NVM)中，應用時負載電流變化會比較大，以如下參數為例：所述負載電路的負載電流的最大值為100μA，最小值為1μA，電源電壓為1.3V～1.65V，所述第一NMOS管MN1的閾值電壓為0.5V～0.72V，第一電容至第四電容的值都充分大。現有負壓電荷泵的負載電流由于會有較大的變化，會引起電路不穩定，引起不穩定的原因為；