[發明專利]為包括多個數據位和地址位的塊生成錯誤碼的裝置和方法

有效

• 申請號: 201710374844.6
• 申請日: 2017-05-24
• 公開（公告）號: CN107436821B
• 公開（公告）日: 2022-08-19
• 發明（設計）人: 考塞爾·雅各布·喬哈爾
• 申請（專利權）人: ARM有限公司
• 主分類號: G06F11/10
• 分類號: G06F11/10
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 林強

1.一種用于檢測存儲器錯誤的裝置，包括：

塊生成電路，生成包括多個數據位和多個地址位的塊；和

錯誤碼生成電路，接收所述塊和包括多行掩碼行的掩碼陣列，并且應用錯誤碼生成算法來生成針對所述塊的錯誤碼，所述錯誤碼包括多個校驗位，其中每個校驗位使用所述塊和所述掩碼陣列的對應掩碼行來確定；

其中，每行掩碼行包括多個掩碼位，每個掩碼位與所述塊的相應位相關聯，并且至少一行掩碼行的掩碼位值受到約束，以便確保當所述塊的所有數據位具有相同的值時，由所述錯誤碼生成電路生成的錯誤碼具有至少一個具有與所述多個數據位的值不同且與所述多個地址位的值無關的值的校驗位。

2.根據權利要求1所述的裝置，其中，所述至少一行掩碼行中的每行掩碼行的掩碼位值被布置成使得所述塊的所述多個地址位都不會被選擇以用于生成相應的校驗位。

3.根據權利要求1所述的裝置，其中，形成所述至少一行掩碼行的掩碼行的數量取決于所述裝置采用的錯誤碼方案以及所述塊中的所述多個數據位是偶數還是奇數。

4.根據權利要求3所述的裝置，其中，形成所述至少一行掩碼行的掩碼行的數量N0由下式給出：

N0＝1+C+[[((1+C)％2)！＝(Dt％2)](C！＝0)]

其中，C是能由所述錯誤碼方案校正的位的數量，Dt是所述多個數據位中的數據位的數量，％表示取模運算符。

5.根據權利要求1所述的裝置，其中，所述至少一行掩碼行中的每行掩碼行的掩碼位值被布置成使得所述塊內的奇數數目的數據位被選擇以用于生成相應的校驗位。

6.根據權利要求5所述的裝置，其中，當所述至少一行掩碼行包括多行掩碼行時，所述多行掩碼行中的掩碼位值被布置為確保這些多行掩碼行中的每一行選擇所述塊內的不同數據位以用于生成相應的校驗位。

7.根據權利要求6所述的裝置，其中，當所述至少一行掩碼行包括多行掩碼行時，所述多行掩碼行中的掩碼位值被布置為進一步確保所述塊內的每個數據位由這些多行掩碼行之一選擇以用于生成相應的校驗位。

8.如權利要求1所述的裝置，其中：

所述錯誤碼生成算法包括從所述塊和對應的掩碼行生成第一校驗位的主處理以及選擇性地應用來反轉所述第一校驗位以生成第二校驗位的附加處理；以及

由錯誤碼產生電路生成的錯誤碼包括使用形成所述至少一行掩碼行的任意掩碼行生成的第二校驗位和使用剩余的掩碼行中的每行生成的第一校驗位。

9.根據權利要求8所述的裝置，其中，所述主處理包括使用掩碼行來選擇形成所述塊的位的子集，然后對所選擇的位子集執行異或歸約運算以生成相關聯的第一校驗位。

10.根據權利要求9所述的裝置，其中，所述附加處理包括用于反轉所述第一校驗位的值的異或運算。

11.一種寫保護電路，用以生成要與寫數據相關聯地存儲在存儲設備的指定存儲器地址處的錯誤碼，該寫保護電路包括：如權利要求1所述的裝置，用于從所述寫數據和所述指定存儲器地址生成錯誤碼，其中，所述塊的所述多個數據位由所述寫數據形成，并且所述塊的所述多個地址位由所述指定存儲器地址形成。

12.一種讀取保護電路，用以對從存儲設備中的指定存儲器地址獲得的讀數據執行錯誤校驗處理，包括：

如權利要求1所述的裝置，用于從所述讀數據和所述指定存儲器地址生成錯誤碼，其中所述塊的多個數據位由所述讀數據形成，并且所述塊的多個地址位由所述指定存儲器地址形成；和

校驗電路，用于將所生成的錯誤碼與在存儲設備中與所述讀數據相關聯地存儲的錯誤碼進行比較，以便當所生成的錯誤碼與所存儲的錯誤碼不同時檢測錯誤狀況。